网络协议处理芯片中碎片整理机制的设计

发布时间：2017-09-09 18:27

  本文关键词：网络协议处理芯片中碎片整理机制的设计

  更多相关文章： 网络安全协议处理器 描述符 碎片整理 千兆网络 高速缓存

【摘要】：随着下一代40G/100Gbps以太网标准的出现,高速主干网的快速部署和移动互联的爆炸性发展,人们对于网络速度的需求越来越强烈,而大数据时代下的网络安全保障是庞大的网络体系正常运营的基本条件之一。经过调研后发现,在高速和安全必须兼具的前提下,网络安全处理器是一种良好的解决方案。而现阶段网络安全处理器的性能远落后于需求,因此高速网络安全处理器的研究显得尤为重要。在网络安全处理器架构中,数据访问通常有两种方式,一种是基于描述符间接操作,另一种是实体数据直接传输。在前者的应用场景中,由于描述符访问和处理比较频繁,通常将其存储在高速缓存空间里,而高速缓存的地址空间是有限的,因此对于描述符的管控和处理显得尤为必要。本课题基于江南计算技术研究所国家核高基项目“千兆网络安全协议处理器”的研发背景,设计一种面向描述符的碎片整理机制。该机制基于统计学原理提出了一套碎片整理流程,用以调整网络安全协议处理器中描述符在高速缓存空间的分布,可以规避恶劣网络环境下因零碎的网络包过分积累而导致整体处理带宽下降的情形,使得高速缓存地址空间得到合理的应用。本课题采用静态随机存取存储器(Static Random Access Memory, SRAM)作为高速缓存空间,内部存储控制字和描述符。在方案设计完成之后,将该方案进行硬件模块划分,随后详细分析陈述各模块功能,利用Verilog语言进行寄存器传输级(Register Transfer Level, RTL)描述。设计工作完成之后对整体进行了功能点梳理,搭建基于通用方法学(Universal Verification Methodology, UVM)的验证平台进行模块和全局仿真,通过DC(Design Compiler)工具进行了逻辑综合并分析了时序面积报告,在FPGA (Field Programmable Gate Array)上搭建针对性的测试平台进行原型验证,最后利用UVM平台进行批量包性能测试。本课题设计的碎片整理机制在网络较好的情形下是否运行本电路是可选的,在网络较差的情形下将自行触发电路运行。本课题设计了一种碎片整理硬件设计方法,可以实现描述符在流通中的合理存储,提高高速缓存空间的地址利用率。性能测试表明,本碎片整理机制在常规网络环境下,整理效率最低可以达到5%；在较差网络环境下,最大碎片整理效率可以稳定在66%,满足本项目中相应部件的性能需要,同时为不同架构下的网络安全协议处理器功能和性能需求提供工程参考。
【关键词】：网络安全协议处理器 描述符 碎片整理 千兆网络 高速缓存
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP393.08;TP333
【目录】：

• 摘要4-5
• Abstract5-9
• 第一章 绪论9-13
• 1.1 课题背景与意义9-10
• 1.2 国内外研究现状10-11
• 1.3 研究内容与设计指标11-12
• 1.3.1 研究内容11
• 1.3.2 设计指标11-12
• 1.4 论文结构12-13
• 第二章 相关技术研究13-21
• 2.1 碎片整理的定义与引申13-14
• 2.2 描述符的定义与应用14-15
• 2.3 网络安全协议处理器基本框架15-19
• 2.3.1 网络安全协议处理器架构概述15-16
• 2.3.2 A类口时序16-17
• 2.3.3 B类口时序17-18
• 2.3.4 交换包格式18-19
• 2.4 SRAM存储器及其时序规范19-20
• 2.5 本章小结20-21
• 第三章 碎片整理方案的分析与设计21-31
• 3.1 SRAM空间分配21-23
• 3.2 碎片整理方案设计23-29
• 3.2.1 碎片整理方法一23-26
• 3.2.2 碎片整理方法二26-28
• 3.2.3 方案对比与方案选择28-29
• 3.3 本章小结29-31
• 第四章 碎片整理机制的RTL实现31-55
• 4.1 碎片整理机制硬件结构概述31-33
• 4.2 交换包预处理模块的设计33-35
• 4.3 包过滤模块的设计35-38
• 4.4 碎片整理主控判断模块的设计38-43
• 4.5 普通包处理模块的设计43-44
• 4.6 碎片包处理模块的设计44-49
• 4.7 碎片包整合模块的设计49-51
• 4.8 SRAM仲裁模块的设计51-53
• 4.9 本章小结53-55
• 第五章 验证及结果分析55-79
• 5.1 功能验证55-69
• 5.1.1 验证分类55-56
• 5.1.2 验证流程56-57
• 5.1.3 UVM验证平台结构57
• 5.1.4 设计功能验证57-69
• 5.2 逻辑综合69-74
• 5.2.1 综合环境配置69-70
• 5.2.2 读入设计70
• 5.2.3 环境和时序约束设置70
• 5.2.4 综合及报告输出70-74
• 5.3 FPGA验证及其结果74-75
• 5.3.1 FPGA测试策略74-75
• 5.3.2 FPGA测试结果75
• 5.4 性能评估75-77
• 5.5 本章小结77-79
• 第六章 总结与展望79-81
• 6.1 总结79
• 6.2 展望79-81
• 参考文献81-83
• 致谢83-85
• 攻读硕士学位期间的成果85-87
• 附录87-90

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本文编号：822046