多通道并行访存接口设计与实现

发布时间：2017-09-10 19:25

  本文关键词：多通道并行访存接口设计与实现

  更多相关文章： 多核系统 并行访存 时间间隙 存储带宽 任务映射

【摘要】：在片上多核系统中,多核处理器与片外存储器间数据交互频繁。片上网络通讯技术为片内多核并行计算和访存提供了条件,多核系统的多任务并行迫切需要更高的存储器接口带宽利用率,传统简单的存储器接口不能充分利用片外存储器带宽以满足片上多核并行访存的需求。本文在借鉴多进程分时共享CPU算法的基础上,研究了一种适用于多核系统的用户侧多通道并行访存技术。该技术利用存储器接口两侧带宽差和时间间隙概念,实现访存任务在SDRAM侧分时独享、用户侧并行操作的目标。在上述研究的基础上,本文设计实现了一种支持多通道并行访存的存储器接口(Multi-Access Memory Interface, MAMI),充分利用存储器带宽,提高目标系统性能。论文的主要工作如下：1.本文借鉴分时系统基于时间间隙的多任务并行思想,对MAMI设计原理进行分析,并提出MAMI设计方案,讨论设计中工作机制及关键参数的设置,如各仲裁机制选取、时间间隙切换机制及时间间隙长度的设置等。2.本文根据设计方案对MA MI进行硬件原型设计,并在FPGA上完成其硬件实现。MAMI设计通过添加自查询分配数据端口机制解决并行访存中数据端口分配问题,实现访存的数据端口自动分配；并优化了时间间隙轮转机制,隐藏数据通道切换时间,实现SDRAM侧数据通道分时无缝切换。MAMI支持两种工作模式：配置模式和自查询模式,配置模式支持目标系统的所有任务配置方式,而自查询模式还省去了在程序配置时程序员分配数据端口所做的大量准备工作。3.本文将MAMI设计集成到目标系统中,替换原有只支持一路读访存和一路写访存的存储器接口。通过映射具有不同访存计算比的任务,讨论两种工作模式下的MAMI设计对数据传输并行度及任务性能的影响。立足于计算密集和数据密集型的应用领域,本文在集成MAMI的目标系统中加载距离多普勒(Range Doppler, RD)算法,给出性能分析,并根据分析结果指导算法任务映射。性能分析结果表明,在Xilinx Virtex61x760 ff1760-1 FPGA芯片上,相比于一读一写系统,集成MAMI的系统以大约3%的寄存器资源、2%的查找表资源、4%的BRAM资源增长代价,获得配置／自查询模式下子孔径17.79%、18.13%的性能提升,合成孔径6.49%、6.83%的性能提升,一副子图8.87%、9.21%的性能提升,其中大规模转置任务性能提升显著,基本满足设计需求。
【关键词】：多核系统 并行访存 时间间隙 存储带宽 任务映射
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP334.7
【目录】：

• 致谢7-8
• 摘要8-9
• abstract9-17
• 第一章 绪论17-21
• 1.1 课题背景17-18
• 1.2 研究现状18-19
• 1.3 论文主要研究内容19-20
• 1.4 课题来源20
• 1.5 论文结构20-21
• 第二章 多通道并行访存接口设计原理21-30
• 2.1 目标系统存储概述21-25
• 2.1.1 片上网络21-22
• 2.1.2 存储器接口布局22-23
• 2.1.3 片上网络通讯协议23-25
• 2.2 分时操作原理25-27
• 2.2.1 分时原理25-26
• 2.2.2 分时访存原理26-27
• 2.2.3 多通道并行访存接口结构模型27
• 2.3 多通道并行访存接口参数评估27-29
• 2.3.1 存储器侧带宽27-28
• 2.3.2 用户侧带宽28-29
• 2.3.3 多通道数目分析29
• 2.4 本章小结29-30
• 第三章 多通道并行访存接口设计方案30-42
• 3.1 多通道并行访存接口总体设计方案30
• 3.2 请求仲裁及起始地址管理机制分析30-33
• 3.2.1 多请求仲裁策略分析31-32
• 3.2.2 起始地址管理机制分析32-33
• 3.3 时间间隙切换机制分析33-40
• 3.3.1 时间间隙切换方式33-34
• 3.3.2 数据安全性34-36
• 3.3.3 时间间隙长度及各通道FIFO深度选择36-40
• 3.4 配置/自查询两种工作模式介绍40-41
• 3.4.1 数据端口冲突问题分析40-41
• 3.4.2 配置/自查询两种工作模式41
• 3.5 本章小结41-42
• 第四章 多通道并行访存接口设计实现42-65
• 4.1 存储器接口整体架构42-43
• 4.2 各模块设计43-59
• 4.2.1 网络接口单元43-45
• 4.2.2 请求寄存及起始地址管理单元45-48
• 4.2.3 请求仲裁及数据通道分配单元48-50
• 4.2.4 数据端口查询分配单元50-51
• 4.2.5 数据通道单元51-55
• 4.2.6 数据通道仲裁单元55-58
• 4.2.7 数据端口仲裁单元58
• 4.2.8 任务管理单元58-59
• 4.2.9 存储控制器单元59
• 4.3 多通道并行访存接口设计改进59-60
• 4.4 配置/自查询两种工作模式60-61
• 4.5 配置信息61-62
• 4.6 硬件工作流程62-63
• 4.7 资源消耗对比63-64
• 4.8 本章小结64-65
• 第五章 多通道并行访存接口设计验证65-87
• 5.1 实验系统65-66
• 5.2 数据传输并行度的实验66-75
• 5.2.1 数据传输并行度概念66
• 5.2.2 实验介绍66-67
• 5.2.3 结果分析67-75
• 5.3 矩阵转置的实验75-79
• 5.3.1 实验介绍75-76
• 5.3.2 结果分析76-79
• 5.4 异构多核系统的实验79-86
• 5.4.1 实验介绍79
• 5.4.2 性能分析79-86
• 5.5 本章小结86-87
• 第六章 总结与展望87-88
• 6.1 总结87
• 6.2 展望87-88
• 参考文献88-91
• 攻读硕士学位期间的学术活动及成果情况91

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