条件推测性十进制加法器的优化设计

发布时间：2017-09-15 16:19

  本文关键词：条件推测性十进制加法器的优化设计

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【摘要】：随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。
【作者单位】： 南京航空航天大学电子信息工程学院;
【关键词】： 十进制加法 条件推测十进制加法 并行前缀 进位选择加法器
【分类号】：TP332.21
【正文快照】： 1引言提供硬件支持十进制浮点(Decimal FloatingPoint,DFP)算术运算正在成为一个热门的研究方向,2008年发行的IEEE 754标准的修订版本(IEEE754-2008)[1]包括DFP算术运算的最新规范。越来越多的处理器制造商倾向于在自己的处理器芯片中集成专用的十进制浮点运算单元,IBM面向工

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1 杨洁;吴勇灵;刘海民;肖剑;王文江;陈秀霞;;基于STC89C52两位十进制加法器的设计[J];黔南民族师范学院学报;2013年05期

2 ;[J];;年期

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本文编号：857590