28nm工艺下双核Cortex-A9处理器芯片的物理设计
本文关键词:28nm工艺下双核Cortex-A9处理器芯片的物理设计
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【摘要】:随着工艺制程的不断进步,工艺特征尺寸不断减小,集成电路规模不断增大,对集成电路设计提出了更高要求。在超深亚微米工艺下,由于供电电压减小,互连延时在路径延时中所占的比例增大,工艺偏差和串扰等现象加剧,使芯片物理设计遇到了诸多难题和挑战。研究在先进工艺下的芯片物理设计,缩短设计周期,设计出性能更高,面积更小和功耗更低的高质量芯片将具有重要的实际意义。本文研究了一款基于28nm工艺的双核Cortex-A9处理器芯片的物理设计,首先分析了双核处理器芯片的整体架构,时钟结构和主要功能模块的性能及其组成,然后对物理设计中的布图规划,电源规划,布局,时钟树综合(Clock Tree Synthesis, CTS),布线和验证阶段的设计细节进行了研究和探讨。在布图规划阶段,确定了芯片的尺寸,并完成了宏单元,特殊单元和I/O单元的布局。在电源规划阶段,完成了电压域的划分,电源及其连接关系的定义,并对电源条和电源环进行了设计。在布局阶段,由于互连线延时复杂度不断提高导致常规式布局流程中的时序和拥塞情况难以和综合结果保持一致,进而影响布局质量,因此,本文对布局流程进行了改进,采用了基于dcg (design compiler graphical)改进型布局流程使布局和综合环节实现版图信息的交互,从而改善了时序和拥塞度。在关键的时钟树综合阶段,针对片上波动和时钟门控技术造成传统设计方法难以实现时钟偏差最小化目标,本文采用了更先进的时钟同步优化技术,将时钟树综合和优化同步完成,并最大化利用了有用时钟偏差,从而减小了时钟树单元面积和功耗,也使芯片的频率提高了6%。在布线环节中,本文采用了跳线法和插入保护二极管法有效修复了天线效应,同时,重点讨论了串扰现象产生的原理和常用修正方法。为了达到签核标准,本文完成了芯片的时序验证,形式验证,功耗验证和物理验证。本文采用了中芯国际28nmHKMG工艺对双核A9处理器芯片完成了物理设计和仿真验证,验证结果表明:芯片门总数为157万,尺寸为5299μm*5300μm,功耗为2.4W,最高频率达到1.3GHz,电压降比例小于5%,满足了设计指标要求。本文设计的双核A9处理器芯片在高性能低功耗处理器芯片中具有很好的应用前景。
【关键词】:物理设计 双核Cortex-A9处理器 基于dcg改进型布局流程 时钟树综合 布线
【学位授予单位】:东南大学
【学位级别】:硕士
【学位授予年份】:2016
【分类号】:TP332
【目录】:
- 摘要5-6
- Abstract6-9
- 第一章 绪论9-15
- 1.1 研究背景和意义9-10
- 1.2 集成电路工艺发展趋势和芯片物理设计现状10-12
- 1.2.1 集成电路工艺发展趋势10-12
- 1.2.2 芯片物理设计现状12
- 1.3 课题研究的主要内容和设计指标12-14
- 1.3.1 课题研究的主要内容12-13
- 1.3.2 设计指标13-14
- 1.4 论文结构的安排14-15
- 第二章 双核A9处理器芯片的物理设计流程概述15-25
- 2.1 芯片后端物理设计流程15-19
- 2.1.1 后端数据准备16-17
- 2.1.2 布图规划和电源规划17-18
- 2.1.3 标准单元的布局18
- 2.1.4 时钟树综合18
- 2.1.5 布线18-19
- 2.1.6 时序修复和芯片验证19
- 2.2 双核A9处理器芯片的功能结构概述19-23
- 2.2.1 双核处理器芯片的整体架构19-20
- 2.2.2 RTL编码的层次结构20-21
- 2.2.4 芯片动态电压频率设计21-22
- 2.2.5 芯片的时钟结构22-23
- 2.3 28nm工艺下物理设计面临的问题23-24
- 2.4 本章小结24-25
- 第三章 双核A9处理器芯片的布图规划和布局25-47
- 3.1 双核A9处理器芯片布图规划和布局阶段的设计考虑25
- 3.2 芯片的布图规划25-30
- 3.2.1 芯片后端层次结构划分26-27
- 3.2.2 芯片尺寸的确定27-28
- 3.2.3 宏单元的布局28-30
- 3.2.4 特殊单元的布局30
- 3.3 电源网络规划30-35
- 3.3.1 电压域的划分31-32
- 3.3.2 电源及其连接关系的定义32-33
- 3.3.3 电源环的设计33-34
- 3.3.4 电源条的设计34-35
- 3.4 基于dcg改进型布局和常规式布局流程的对比分析35-41
- 3.4.1 常规式布局流程36-37
- 3.4.2 常规式布局流程中互连延时的挑战37-40
- 3.4.3 基于dcg改进型布局流程40-41
- 3.5 标准单元布局设计及实现41-46
- 3.5.1 基于dcg改进型布局流程的实现步骤41-42
- 3.5.2 时序路径分组和时序优化42-43
- 3.5.3 特殊功能标准单元的逻辑优化43-45
- 3.5.4 两种流程布局结果对比45-46
- 3.6 本章小结46-47
- 第四章 双核A9处理器芯片的时钟树综合和布线47-69
- 4.1 双核A9处理器芯片时钟树综合和布线阶段的设计考虑47
- 4.2 基于ccopt的改进型时钟树综合和平衡式时钟树综合的对比分析47-53
- 4.2.1 传统平衡式时钟树综合48-49
- 4.2.2 平衡式时钟树综合的时序挑战49-52
- 4.2.3 基于ccopt的改进型时钟树综合52-53
- 4.3 基于时钟同步优化流程的时钟树综合设计和实现53-62
- 4.3.1 时钟偏差54-56
- 4.3.2 双核处理器的时钟信号分析和约束56-57
- 4.3.3 多模式下时钟树综合57-58
- 4.3.4 基于时钟同步优化流程的时钟树综合实现58-60
- 4.3.5 两种流程下时钟树综合结果对比60-62
- 4.4 布线62-67
- 4.4.1 布线类型及其原理63-64
- 4.4.2 天线效应的预防和修复64-66
- 4.4.3 串扰的预防和修复66
- 4.4.4 双核处理器芯片布线的实现和结果66-67
- 4.5 本章小结67-69
- 第五章 双核A9处理器芯片的验证和签核69-79
- 5.1 芯片的时序验证69-71
- 5.1.1 多模式下合适工艺角的选择69-70
- 5.1.2 时序签核70-71
- 5.2 双核处理器芯片的形式验证71-72
- 5.3 双核处理器芯片的物理验证72-74
- 5.3.1 设计规则检查(DRC)72-73
- 5.3.2 电路图和版图对比验证(LVS)73-74
- 5.4 双核处理器芯片的功耗验证74-77
- 5.4.1 功耗验证75
- 5.4.2 电压降验证75-77
- 5.5 验证结果对比分析77-78
- 5.6 本章小结78-79
- 第六章 总结与展望79-81
- 6.1 总结79
- 6.2 展望79-81
- 致谢81-83
- 参考文献83-87
- 攻读硕士学位期间取得的研究成果87
【参考文献】
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,本文编号:860730
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