基于FPGA的DDR3内存控制器的研究与设计

发布时间：2017-09-17 04:10

  本文关键词：基于FPGA的DDR3内存控制器的研究与设计

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【摘要】：内存是计算机系统的重要组成部分,所有指令和数据都必须调入内存才能进行处理。由于处理器的访问请求不能被内存直接识别,因此,需要内存控制器来负责完成处理器对内存的控制操作,而内存控制器决定了计算机系统所能使用的最大内存容量、存储体数目、内存类型和速度、内存颗粒的数据深度和数据宽度等重要参数。因此,内存控制器便成为影响内存性能发挥乃至计算机系统整体性能提升的关键因素之一。内存控制器的研究也成为高性能计算、嵌入式系统等领域的研究热点。本文首先研究了限制计算机性能发展的“存储墙问题”及内存控制器的发展现状。然后,对DDR3的新特性、低功耗设计技术进行了详细说明,研究了DDR3的工作原理和基本操作以及JESD79-3E_DDR3标准,提炼出了影响设计功能和性能的重要参数,为控制器的设计提供理论支撑。再后,结合Altera公司的外部存储器解决方案,并考虑嵌入式系统的特点,对控制器的设计方案进行了论证,设计出来DDR3内存控制器IP核的整体架构,并把DDR3内存控制器的结构划分为传输层和物理层两个部分,接着采用自顶向下的设计思路,将传输层划分为各个子模块,对各个子模块进行详细分析,并使用Verilog HDL语言完成对初始化模块、用户接口模、仲裁模块、ECC模块、命令产生模块等模块的编程设计。物理层的设计则调用Altera公司的ALTMEMPHY IP核并对其接口例化实现与控制逻辑的对接。在完成控制器IP核的设计后,首先使用Verilog HDL语言编写了测试平台(Test Bench),在Quartus 10.0和Modelsim软件中对内存控制器IP核进行软件仿真。接着,论文还给出用户接口模块、初始化模块、指令仲裁模块等关键子模块的RTL级仿真结果,并对仿真结果分别进行了分析。最后,在Altera Stratix Ⅳ E开发板上对控制器IP核进行FPGA验证,采用单载波信号作为测试激励,使用Signal Tap逻辑分析仪对输出测试点的信号采样和放大,并用MATELAB对采样数据进行还原并与输入信号比对。比对结果完全一样,从而完成了DDR3控制器的仿真验证。本文所设计的内存控制器能够与ALTMEMPHY数字接口AFI兼容,通用性较好。可以检测并纠正单比特的数据错误和检测双比特的数据错误,通过仿真验证得到数据传输的最高时钟频率为457.88Mhz,为以后DDR3内存控制器的设计提供了参考。
【关键词】：DDR3 IP核 内存控制器 FPGA Verilog HDL
【学位授予单位】：成都理工大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN791;TP332.3
【目录】：

• 摘要4-6
• Abstract6-10
• 第1章 引言10-15
• 1.1 论文选题背景及意义10-13
• 1.1.1 “存储墙”问题日益突出10-12
• 1.1.2 内存控制器研究现状12-13
• 1.2 研究意义13-14
• 1.3 论文结构14-15
• 第2章 DDR3 SDRAM内存介绍15-30
• 2.1 DDR3 SDRAM技术特征15-18
• 2.1.1 DDR SDRAM存储器的发展15-17
• 2.1.2 DDR3 SDRAM新特性17-18
• 2.2 DDR3的内部结构及工作原理18-21
• 2.2.1 DDR3 SDRAM原理19-20
• 2.2.2 DDR3 SDRAM内部结构20-21
• 2.3 DDR3命令分析21-22
• 2.4 DDR3的工作过程22-30
• 2.4.1 上电和初始化过程23-24
• 2.4.2 DDR3的状态转换24-25
• 2.4.3 DDR3 SDRAM读写时序25-30
• 第3章 DDR3控制器的设计30-48
• 3.1 DDR3控制器总体结构30-33
• 3.1.1 DDR3控制器设计功能分析30-32
• 3.1.2 DDR3 SDRAM控制器整体架构32-33
• 3.2 DDR3内存控制器主状态机设计33-34
• 3.3 传输层的RTL设计34-42
• 3.3.1 用户接口模块设计35-36
• 3.3.2 初始化模块设计36-38
• 3.3.3 指令调度模块38-40
• 3.3.4 ECC模块设计40-41
• 3.3.5 命令产生模块设计41
• 3.3.6 时序控制模块设计41-42
• 3.4 ALTMEMPHY数字接口42-48
• 3.4.1 ALTMEMPHY功能介绍42-45
• 3.4.2 ALTMEMPHY数字接口介绍45
• 3.4.3 ALTMEMPHY设计45-48
• 第4章 DDR3内存控制器IP核的功能仿真48-57
• 4.1 验证平台设计48-50
• 4.1.1 Test Bench介绍48-49
• 4.1.2 平台搭建49-50
• 4.2 RTL级仿真测试结果及分析50-55
• 4.2.1 仿真信号源50-51
• 4.2.2 初始化模块仿真测试51
• 4.2.3 用户接口模块仿真测试51-52
• 4.2.4 命令产生模块仿真测试52
• 4.2.5 指令仲裁模块的仿真测试52-53
• 4.2.6 ECC模块仿真测试53-55
• 4.2.7 时序控制模块仿真测试55
• 4.3 测试结果分析55-57
• 第5章 DDR3内存控制器IP核的板级调试及验证57-63
• 5.1 验证平台介绍57
• 5.2 论证方案及结构分析57-63
• 5.2.1 验证方案及流程介绍57-58
• 5.2.2 验证结果及分析58-63
• 结论63-64
• 致谢64-65
• 参考文献65-67
• 攻读学位期间取得学术成果67

【参考文献】

中国期刊全文数据库 前2条

1 须文波;胡丹;;DDR2 SDRAM控制器的FPGA实现[J];江南大学学报;2006年02期

2 周昆正;基于FPGA的SDRAM控制器设计[J];现代电子技术;2003年13期

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本文编号：867172