应用于PowerPC处理器的乘法器设计与验证

发布时间：2017-09-23 23:12

  本文关键词：应用于PowerPC处理器的乘法器设计与验证

  更多相关文章： 乘法器 PowerPC处理器 Booth编码 压缩器 流水线

【摘要】：乘法器是PowerPC处理器芯片的重要运算部件之一。由于传统的乘法器延迟时间长,往往是系统的瓶颈。因此,本文旨在设计一款高性能乘法器,为主频为400MHz的PowerPC处理器芯片提供硬件加速。通过深入了解乘法器的原理和算法,本文将乘法器划分为部分积产生模块、部分积压缩模块和部分积最终求和模块,设计了符合高性能要求的电路结构。其中,在部分积的产生方面,采用改进的基为4的Booth编码和由传输门构成的选择器生成部分积,使得Booth编码电路的延迟时间明显减少；在部分积的压缩方面,采用了由高度对称的同或电路和选择器组成的高性能4：2压缩器和3：2压缩器结构,使得压缩器的电路延迟时间较小,同时使压缩器的输出得到很好的均衡；在最后的求和阶段,采用了组间进位和组内进位都并行的超前进位加法器提高了求和的速度。在乘法器的实现架构上,本文采用流水线技术,使乘法器的最高工作频率得到提高。本文完成了乘法器模块级仿真验证,并采用SMIC0.18μm工艺进行了系统级的仿真验证。仿真结果表明,本文的乘法器功能正确,在两级流水线中,较长一级的延迟时间是1.364ns,能够在400MHz下工作,满足了PowerPC处理器的要求。仿真结果表明,本课题所设计的乘法器满足设计指标要求。
【关键词】：乘法器 PowerPC处理器 Booth编码 压缩器 流水线
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP332.22
【目录】：

• 摘要5-6
• Abstract6-9
• 第一章 绪论9-13
• 1.1 研究背景与意义9-10
• 1.2 乘法器的研究现状10-11
• 1.3 研究内容与设计指标11-12
• 1.3.1 研究内容11-12
• 1.3.2 设计指标12
• 1.4 论文组织12-13
• 第二章 乘法器的基本原理与实现方法13-21
• 2.1 乘法器的基本原理13-14
• 2.2 迭代乘法器14-15
• 2.3 阵列乘法器15-20
• 2.3.1 线性乘法器15-16
• 2.3.2 Wallace乘法器16-18
• 2.3.3 OS乘法器18-19
• 2.3.4 Dadda乘法器19-20
• 2.4 本章小结20-21
• 第三章 Booth算法乘法器21-49
• 3.1 Booth算法21-25
• 3.1.1 Booth算法的基本原理21-23
• 3.1.2 基4的Booth算法23-25
• 3.2 基4的Booth算法乘法器的实现25-30
• 3.2.1 一般乘法器的设计25-27
• 3.2.2 本文乘法器的设计27-30
• 3.3 Booth乘法器的具体实现结构30-47
• 3.3.1 流水线技术30-31
• 3.3.2 Booth编码电路的优化与实现31-36
• 3.3.3 压缩器结构的优化与实现36-42
• 3.3.4 40位超前进位加法器的设计与实现42-46
• 3.3.5 部分积取反的实现46-47
• 3.4 本章小结47-49
• 第四章 Booth算法乘法器的验证49-61
• 4.1 模块级的仿真验证49-53
• 4.2 系统级的仿真验证平台53-56
• 4.2.1 基于SystemVerilog语言的验证平台54-55
• 4.2.2 基于Verilog语言的验证平台55-56
• 4.3 系统级的仿真验证56-59
• 4.3.1 系统级的前仿真验证57-58
• 4.3.2 系统级的后仿真验证58-59
• 4.4 本章小结59-61
• 第五章 总结与展望61-63
• 5.1 总结61
• 5.2 展望61-63
• 致谢63-65
• 参考文献65-67
• 攻读硕士学位期间发表的论文67

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本文编号：907995