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基于FPGA的高速高密度存储系统设计与实现

发布时间:2017-09-25 05:48

  本文关键词:基于FPGA的高速高密度存储系统设计与实现


  更多相关文章: 固态存储 PCI Express接口 BCH编码 闪存控制模块


【摘要】:伴随着信息时代的飞速发展,数据传输和存储越来越多的被广泛应用于通信、军事、互联网等不同领域。数据存储技术已经成为重要研究领域和研究热点。近年来在雷达信号处理领域中,数据存储作为整个系统的重要组成部分,对其数据速率、存储容量、功耗、工作环境以及维护复杂程度等指标要求不断提高。如何设计一款性能满足各方面需求的存储设备,是本文主要讨论内容。在存储介质选择方面,选用Micron公司MLC型闪存芯片,该芯片单片读写速度几十MB/s,内部具有多个独立操作单元。利用芯片这一特性,采用多级流水、多片闪存并行操作的方式有效提高数据读写速度,满足最低速率1.5GB/s的设计要求。在控制器件选择方面,选用Xilinx公司Virtex-6系列芯片,完成板卡的主要逻辑功能设计。Xilinx公司与Altera公司作为全球生产可编程门阵列芯片最大的两家提供商,能够为用户提供各种需求、各种应用领域的芯片产品,芯片设计具有丰富的经验和广大的用户基础。利用Microblaze软核的可裁剪结构搭建了嵌入式处理器,这种灵活的设计方法缩短了产品的研发周期,处理器结构修改方便,通过Xilinx提供的EDK和SDK开发环境即可完成全部设计流程。通过Verilog HDL硬件语言编程,设计了PCI-E、Serial Rapid IO等高速接口。Virtex-6系列的高速接口硬件上基于GTX吉比特收发器,通过调用IP核实现不同协议接口标准的物理层和数据链路层。本文介绍了PCI-E总线协议,分析数据链路层之上事务层的工作方式,设计通过事务层对包的组装和解析,完成PIO方式和DMA方式的信息传输。通过对数据检错纠错的校验机制进行研究,介绍BCH码理论基础,叙述了编码与解码的公式推导。通过优化设计方法,选用矩阵乘法实现BCH编码部分,选用BM迭代算法和钱搜索算法实现BCH解码部分。本文基于实验室某雷达信号处理项目,针对雷达系统的性能需求和工作环境的限制等情况,讨论实现高速高密度存储系统的方案设计和具体实现方法。该系统采取闪存芯片组成存储阵列,Xilinx公司Virtex-6系列FPGA芯片为控制芯片,通过流水和并行操作的方式实现了读写速率1.5GB/s、容量3TB、能够通过PCI-E和Serial RapidIO等高速接口与单板机和雷达系统的其他功能模块相互通信,同时设计并实现了一定纠错能力的差错控制编码,达到高速高密度存储系统的设计需求。经过大量实验,得到的结果表明本文所设计的高速高密度存储系统的各项性能指标满足设计要求,保证在要求的环境中持续运作,系统稳定且便于维护。
【关键词】:固态存储 PCI Express接口 BCH编码 闪存控制模块
【学位授予单位】:西安电子科技大学
【学位级别】:硕士
【学位授予年份】:2014
【分类号】:TP333
【目录】:
  • 摘要5-7
  • ABSTRACT7-12
  • 符号对照表12-13
  • 缩略语对照表13-17
  • 第一章 绪论17-23
  • 1.1 研究背景和意义17
  • 1.2 存储系统的现状和发展趋势17-22
  • 1.2.1 国外研究现状17-19
  • 1.2.2 国内研究现状19-22
  • 1.3 论文结构安排22-23
  • 第二章 硬件方案设计23-33
  • 2.1 存储系统的需求分析23-25
  • 2.1.1 存储系统的功能需求23-24
  • 2.1.2 存储系统的技术指标24
  • 2.1.3 存储系统的方案设计24-25
  • 2.2 存储芯片的选型和简介25-29
  • 2.2.1 存储芯片的选型25-26
  • 2.2.2 存储芯片的简介26-29
  • 2.3 主控芯片选型和介绍29-31
  • 2.3.1 主控芯片FPGA的选型29-30
  • 2.3.2 主控芯片的简介30-31
  • 2.4 高速接口设计31-32
  • 2.5 本章小结32-33
  • 第三章 系统功能方案设计33-45
  • 3.1 系统软件结构的总体设计33-34
  • 3.2 嵌入式处理器Microblaze简介34-38
  • 3.2.1 通用输入输出设备(GPIO)35-36
  • 3.2.2 中断控制器(INTC)36-37
  • 3.2.3 BRAM控制器37-38
  • 3.3 基于Microblaze的系统搭建38-44
  • 3.3.1 Microblaze体系结构38-40
  • 3.3.2 Microblaze的总线接40-42
  • 3.3.3 Microblaze的具体配置42-44
  • 3.4 本章小结44-45
  • 第四章 PCI-E控制模块的设计45-59
  • 4.1 PCI-E总线概述45-50
  • 4.1.1 PCI-E总线的系统拓扑结构45-46
  • 4.1.2 PCI-E总线的层次结构46-47
  • 4.1.3 PCI-E总线的事务层逻辑结构47-49
  • 4.1.4 PCI-E总线的中断机制49-50
  • 4.2 PCI-E端点IP核50-52
  • 4.3 PCI-E BMD的设计与实现52-57
  • 4.3.1 事务层发送引擎设计53-54
  • 4.3.2 事务层接收引擎设计54-55
  • 4.3.3 BMD控制器的验证55-57
  • 4.4 本章小结57-59
  • 第五章 闪存控制模块的设计59-69
  • 5.1 闪存控制模块方案设计59-65
  • 5.1.1 闪存控制模块功能概述59-60
  • 5.1.2 闪存控制模块的初始化60-61
  • 5.1.3 擦除操作61-62
  • 5.1.4 页编程操作62-64
  • 5.1.5 页读取操作64-65
  • 5.2 Flash存储阵列无效块管理65-66
  • 5.2.1 初始无效块表的建立65-66
  • 5.2.2 无效块表的更新66
  • 5.3 文件系统设计66-67
  • 5.4 本章小结67-69
  • 第六章 差错控制编码的设计69-81
  • 6.1 差错控制编码的设计69-70
  • 6.2 有限域乘法单元的设计70-72
  • 6.3 BCH编码器设计72-75
  • 6.3.1 BCH编码器设计72-73
  • 6.3.2 BCH编码器优化与实现73-74
  • 6.3.3 BCH编码器接74-75
  • 6.4 BCH译码器设计75-79
  • 6.4.1 伴随式S的计算75-76
  • 6.4.2 错误位置多项式的求解76-78
  • 6.4.3 钱搜索算法78
  • 6.4.4 BCH译码器接78-79
  • 6.5 本章小结79-81
  • 第七章 结论和展望81-83
  • 7.1 研究结论81
  • 7.2 研究展望81-83
  • 参考文献83-85
  • 致谢85-87
  • 作者简介87-88
  • 1.基本情况87
  • 2.教育背景87
  • 3.攻读硕士学位期间的研究成果87-88

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