一种基于预判机制的极化码译码算法及VLSI架构

发布时间：2021-11-23 04:33

　　本文提出一种基于对数似然比的预判机制,根据每层对数似然比符号直接判决分裂成"1"或者"0"和固定比特层直接分裂成已知比特,旨在减少路径分裂以及通过直接继承上一层路径度量值的方式,移除冗余的路径度量值计算.基于该机制,我们设计码长N=1 024,码率R=0.5,列表宽度L=2的VLSI硬件架构.实验结果表明,其工作频率在384 MHz下,能达到约160 Mbps的吞吐率,延迟降低约51%. 

【文章来源】：微电子学与计算机. 2019,36(12)北大核心

【文章页数】：6 页

【部分图文】：

吞吐率对比

Input输入模块,主要是将Matlab采集到的一定信噪比的带噪信号输入到似然比计算节点LLR_Node.Memory_LLR存储器用来存储码树中当前层所有进行路径扩展的节点对数似然比,而Memory_PM存储器用来存储PM值.根据新的路径分裂规则,每层分裂完成以后的L条保留路径应及时更新并保存在存储器Memory-SP中.当路径扩展到最后一层,Sorter模块将存储器Memory_PM中的PM值进行排序筛选,从L条候选路径中筛选出最可靠的1条路径作为最终的译码路径.Controller模块负责控制PM值的计算以及路径分裂,其中Node Schedule存储着信道极化的位置分布信息,根据位置分布信息做出分裂判断.如图2所示,线A表示信息比特层,线B表示固定比特层.若路径搜索扩展到固定比特层,则直接分裂为已知比特,且PM值直接继承上一层,否则Symbol Decision模块接收Memory-LLR传递的对数似然比,根据似然比符号判决路径如何分裂.在本设计中,列表搜索宽度设定为L=2.4.1 LLR_Node计算节点

式中,T表示完成一次译码所经历周期数,F表示电路工作频率,故译码延迟约为0.38 μs.现将各延迟直观地表示成图6所示,其中文献[10]延迟最低为0.79 μs.相比于文献[10],本文提出的减少译码路径分裂的RRS-SCL译码器,延迟大约降低了51%.吞吐率可以根据下式计算:


本文编号：3513137