基于三网融合的数字接口调制解调模块设计

发布时间：2017-10-17 20:21

  本文关键词：基于三网融合的数字接口调制解调模块设计

  更多相关文章： 三网融合 零中频结构 调制解调模块 误差向量幅度EVM

【摘要】：随着通信和信息产业的高速发展,国家大力推进三网(电信网、广播电视网、互联网)融合相关的工作,以实现信息化水平的全面提高。本文以三网融合的技术需求为背景,研制了射频前端的数字接口调制解调模块。系统设计方案采用零中频结构,保证系统小型化和高集成度的要求,在调制链路DAC输入端及解调链路ADC输出端提供数字接口,能够较好的与基带数字信号处理系统相连。系统共分为调制链路模块,解调链路模块,采样时钟分配模块,锁相频率本振源模块,基带控制及FPGA数据模块六个部分。调制链路又可以细分为DAC数模转换子模块和正交上变频子模块,解调链路又可以细分为正交下变频子模块,基带可编程放大子模块和ADC模数转换子模块。在设计中,首先对收发链路进行了系统级仿真和预算分析,在此基础上对每个模块进行了详细的电路设计,主要包括模块外围电路设计,模块电源设计,模块中主要芯片的寄存器配置,以及模块内芯片与芯片之间、模块间的接口电路设计。实验测试结果显示,数字接口调制解调模块覆盖了广播电视UHF频段,GSM900,GSM1800,3G,4G等主要通信频段,并在此基础上有所拓展。调制链路测试信号带宽为5MHz至40MHz,采用QPSK和16QAM调制方式,保证数模转换器接近数字满量程输入情况下,EVM测试结果整体小于1.7%,ACLR整体小于-60dBc；整体回环链路测试的信号带宽为5MHz至18MHz,采用QPSK和16QAM调制方式,保证模数转换器接近数字满量程输出情况下,EVM测试结果整体小于1.7%；采用10MHz带宽1GHz载波的16QAM信号,解调链路输入功率为-3dBm至-30dBm时,整体回环链路EVM测试结果小于0.7%。测试结果表明系统较好的完成了预期的设计目标,为三网融合射频前端和其他射频收发系统提供了一种小型化、高集成度的数字接口调制解调模块实现方案。
【关键词】：三网融合 零中频结构 调制解调模块 误差向量幅度EVM
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN915.05
【目录】：

• 摘要4-5
• Abstract5-8
• 第一章 绪论8-12
• 1.1 课题研究背景及意义8
• 1.2 调制解调模块的研究现状8-9
• 1.3 本文的主要工作及章节安排9-12
• 第二章 调制解调模块的基本理论12-24
• 2.1 调制模块的基本结构12-13
• 2.1.1 超外差结构12
• 2.1.2 零中频结构12-13
• 2.1.3 数字中频结构13
• 2.2 解调模块的基本结构13-17
• 2.2.1 超外差结构14
• 2.2.2 零中频结构14-16
• 2.2.3 数字中频结构16-17
• 2.3 调制解调模块的主要技术指标17-21
• 2.3.1 误差向量幅度EVM17-19
• 2.3.2 本振相位噪声和杂散19-20
• 2.3.3 噪声系数20
• 2.3.4 无杂散动态范围20-21
• 2.3.5 相邻信道泄漏比21
• 2.4 调制解调模块数字基带转换的相关理论及参数指标21-23
• 2.4.1 数模转换模块21-22
• 2.4.2 模数转换模块22-23
• 2.5 本章小结23-24
• 第三章 零中频数字接口调制解调模块系统结构设计24-28
• 3.1 系统框架与结构的综合考虑和选择24-25
• 3.2 工作频段与器件选型25-26
• 3.3 零中频数字接口调制解调模块链路预算26-27
• 3.4 系统技术指标27
• 3.5 本章小结27-28
• 第四章 零中频数字接口调制解调模块中子模块电路设计28-54
• 4.1 调制链路模块设计28-33
• 4.1.1 数模转换模块设计28-30
• 4.1.2 上变频混频器模块设计30-31
• 4.1.3 数模转换器和上变频器接口电路设计31-33
• 4.2 解调链路模块设计33-38
• 4.2.1 模数转换模块的设计33-36
• 4.2.2 下变频混频器及基带放大模块的设计36-38
• 4.3 采样时钟分配模块设计38-46
• 4.3.1 采样时钟分配模块电路设计38-45
• 4.3.2 采样时钟分配模块环路滤波器设计与仿真45-46
• 4.4 锁相频率本振源模块设计46-51
• 4.4.1 锁相本振源模块电路设计46-50
• 4.4.2 锁相环环路滤波器设计与仿真50-51
• 4.5 基带控制模块及FPGA数据模块设计51-52
• 4.5.1 基带控制模块51
• 4.5.2 FPGA数据模块51-52
• 4.6 本章小节52-54
• 第五章 零中频数字接口调制解调模块系统测试与分析54-68
• 5.1 调制链路性能测试与分析54-59
• 5.1.1 调制链路EVM测试与分析54-57
• 5.1.2 调制链路ACLR测试与分析57-59
• 5.2 解调链路性能测试与分析59-61
• 5.2.1 解调链路单音信号测试与分析59-61
• 5.3 整体链路性能测试与分析61-66
• 5.3.1 整体链路EVM测试与分析61-64
• 5.3.2 不同输入信号功率下EVM测试与分析64-66
• 5.4 本章小节66-68
• 总结和展望68-70
• 致谢70-72
• 参考文献72-74
• 作者简介74

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本文编号：1050852