面向CBC模式的AES高速芯片设计与实现

发布时间：2018-01-25 00:58

本文关键词： 高速高速加密标准分组密码分组链接模式分组密码电码本模式　出处：《电子技术应用》2014年01期 　论文类型：期刊论文

【摘要】：为以硬件方式高速实现AES密码算法,缩短整个芯片的关键路径,基于一种改进AES密码算法,在算法级对电路实现进行优化,将AES密码算法中字节代替变换与列混合变换进行合并,以查找表的方式实现这两种变换的一步变换。在支持密钥长度为128 bit、192 bit和256 bit AES算法的同时,支持分组密码工作中的ECB,CBC模式,提高了分组密码不同级别的安全性。在0.13μm CMOS工艺下,用Verilog硬件描述语言进行综合,仿真结果表明最高时钟频率可以达到781 MHz,在密钥长度分别为128 bit、192 bit和256 bit时,最大数据吞吐率分别可以达到9.9 Gb/s、8.3 Gb/s和7.1 Gb/s,占用面积38.5 KGates。
[Abstract]:In order to realize the AES cipher algorithm with high speed in hardware mode and shorten the critical path of the whole chip, the circuit is optimized at the algorithm level based on an improved AES cipher algorithm. The byte substitution transform and column mixed transformation in AES cryptographic algorithm are combined to realize the one-step transformation of the two transformations by lookup table. The length of the supporting key is 128 bit. At the same time, 192 bit and 256 bit AES algorithms support the ECBU CBC mode in block cipher. The security of block ciphers at different levels is improved. In 0.13 渭 m CMOS process, Verilog hardware description language is used for synthesis. The simulation results show that the maximum clock frequency can reach 781MHz, when the key length is 128bit bit and 256MHz, respectively. The maximum data throughput can reach 9.9 GB / s 8.3 Gb/s and 7.1 GB / s, respectively, and the occupied area is 38.5 kg / s.
【作者单位】：信息工程大学密码工程学院;
【分类号】：TN432;TN918.4
【正文快照】： 针对通信网络、数据存储加密等应用场景中的安全需求,人们对AES算法的硬件实现进行了广泛地研究。目前,对其高速高吞吐率的优化实现方法主要分为两类。第一类采用组合逻辑计算字节代替变换中S盒代替表的值,并通过在组合路径中插入流水寄存器的方法来减小整个芯片的关键路径,从

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