基于MRV原理的锁相环抖动BIST电路优化与实现

发布时间：2018-04-25 17:54

  本文选题：锁相环 + 内建自测试　； 参考：《东南大学学报(自然科学版)》2014年03期

【摘要】：为解决传统基于游标原理锁相环片上抖动测量电路的问题,提出了一种基于多精度游标(MRV)原理的锁相环抖动内建自测试技术.该原理不仅能够大幅降低测量电路面积,同时能够有效保证测量精度,减少锁相环(PVT)的影响.将MRV原理运用在游标延时链(VDL)和游标振荡器(VRO)2种典型技术上.在VDL方案中,由单级延时链改进为两级延时链,分别采用粗细2种不同分辨率的延时单元;在VRO方案中,根据待测信号的范围,通过改变振荡器的控制信号,测量电路动态选择相应的分辨率.在TSMC 130 nm工艺下,分别对2种改进方案进行电路实现,并从分辨率、面积、测量范围、测量误差等方面进行对比分析.
[Abstract]:In order to solve the problem of traditional phase-locked loop (PLL) chip jitter measurement circuit based on Vernier principle, a self-built test technique of PLL jitter based on multi-precision Vernier (MRV) principle is proposed. This principle can not only greatly reduce the measuring circuit area, but also effectively guarantee the measurement accuracy and reduce the influence of PLL PVT. The principle of MRV is applied to two typical techniques: Vernier delay chain (VDL) and Vernier oscillator (VDL). In the VDL scheme, the single-stage delay chain is improved to two-stage delay chain, and two different resolution delay units are used, respectively. In the VRO scheme, according to the range of the signal to be tested, the control signal of the oscillator is changed. The measuring circuit dynamically selects the corresponding resolution. In the TSMC 130nm process, the two improved schemes are implemented in the circuit, and the resolution, area, measurement range and measurement error are compared and analyzed.
【作者单位】： 东南大学国家专用集成电路系统工程技术研究中心;
【基金】：国家科技重大专项资助项目(2009ZX01031) 国家高技术研究发展计划(863计划)资助项目(2009AA011701) 国家自然科学基金资助项目(61006029)
【分类号】：TN911.8

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本文编号：1802364