基于概率计算的无线通信DSP系统高效VLSI实现技术研究

发布时间：2018-05-16 07:31

本文选题：概率计算 + 数字信号处理　；参考：《电子科技大学》2014年博士论文

【摘要】：随着信息技术的发展,人们对数据的需求也日益增长,人类将逐步跨入大数据时代,而作为大数据时代的一个重要支撑就是无线通信技术。伴随着通信业务量的爆发式增长,未来无线通信系统将以有限的频谱资源支持复杂的数据传输、交换与处理,无线通信系统的算法也将更加复杂。因此,基于无线通信数字信号处理(Digital Signal Processing,DSP)的超大规模集成电路(Very Large Scale Integration,VLSI)设计和实现将面临着高速、高复杂度、高功耗等技术挑战。特别是当面向绿色通信系统时,如何将未来超高复杂度的通信算法在可接受的硅片面积及功耗条件下进行实现,将是一个重大的研究热点和挑战。本文以未来无线通信中基带信号处理的实现技术为主要研究对象,以高速、低复杂度、低功耗通信信号DSP系统VLSI实现方法为切入点,提出了一种基于概率计算的通信信号处理VLSI实现方法和结构。包括基本的计算单元、信号处理单元、信道译码器、多天线(Multiple-Input Multiple-Output,MIMO)检测器及迭代接收架构等几个方面。本论文的主要创新点包括:1.针对目前传统概率计算的延时大、精度差的问题,提出了高性能的概率基本计算单元。包括加、减、乘、除等基本运算。所设计概率基本计算单元不仅在传统概率计算硬件效率的基础上提高了10倍以上,而且还能够达到和传统定点计算相同的精度。而其实现结构简单,硬件开销只为传统计算单元的10分之一,且其硬件效率较传统运算器提高了约10%左右。2.利用所提出的高性能概率计算单元,设计了基本的信号处理算法。其中包括有限响应(Finite Impulse Response,FIR)滤波器和快速傅里叶变换器(Fast Fourier Transform,FFT),其实现结构更为简单。例如串行的FIR滤波器只需要一个多路选通器即可,而并行的滤波器则完全为“零”逻辑开销,只通过线路选择即可实现。这样基于概率计算的实现结构具有很小的逻辑开销,这是在传统计算中所无法达到的。本文进一步利用所提的高效概率计算单元实现了一种全并行的FFT变换器,其硬件效率是传统的3倍。3.提出了全并行Turbo译码器的架构,并进行了理论分析和推导;基于分析结果提出了高性能的概率Turbo译码器。由于传统的Turbo译码算法是基于贯序译码的方式,因此其不能像LDPC译码器一样能够直接的进行全并行实现。本文通过理论推导和仿真分析,研究和验证了全并行Turbo译码的性能和译码特性,证明了其能够达到和传统译码相当的误码率性能,从而能够大幅度提高译码速率。为了减少全并行译码的复杂度,提出了两种高性能的概率Turbo译码器,其译码吞吐量较传统方法提高近1个数量级,并且硬件效率提高了30%。同时,本文针对概率LDPC译码器也提出了相应的优化方法。4.利用概率计算,设计了高性能的MIMO检测器,有效的提高了硬件效率和吞吐率。概率计算利用了本身计算简单、实现结构灵活的特点,基于所提出的滑窗法和似然信息计算法,高效地实现了马尔科夫蒙特卡洛链的(Markov Chain Monte Carlo,MCMC)算法。为了提高吞吐效率,本文提出了一种全并行的概率检测器,同时也避免了和译码器之间的复杂数据存贮和路由操作。利用高性能概率计算基本单元,实现了基于最小均方误差检测的(Minimal Mean Square Estimation,MMSE)MIMO检测器。其主要的基本运算单元,矩阵乘法和矩阵求逆都可以利用概率计算来高效实现,这种概率MMSE检测器硬件效率比传统方法提高约15%左右。最后,本文提出了一种基于译码器更新的迭代MIMO检测系统,其将译码器的译码比特直接反馈给MCMC检测器进行迭代更新。因为译码器的译码比特相较于MCMC检测的更新比特要更准确,所采用译码器更新的MIMO迭代检测系统能够达到很高的检测译码性能;由于采取了全并行的实现结构,所提方法能够达到很高的吞吐率,在相当于四次外信息迭代的性能条件下,可达到947Kbps的速率;而概率计算又大大减少了硬件实现复杂度,硬件效率较传统方法提高了55%,为未来MIMO迭代检测系统提供了一种更加实用的实现方法。
[Abstract]:With the development of information technology , there is a growing demand for data , and human will gradually enter the era of large data , and it will be a major research hotspot and challenge . In this paper , we present a high performance probability basic computing unit , which includes basic computing unit , signal processing unit , channel decoder , Multiple - Input Multiple - Output ( MIMO ) detector and iterative receiving architecture . In order to improve throughput efficiency , this paper proposes a kind of high performance probability Turbo decoder , which improves the performance and decoding performance of all - parallel Turbo decoder .

【学位授予单位】：电子科技大学
【学位级别】：博士
【学位授予年份】：2014
【分类号】：TN911.72;TN47

【参考文献】