基于归并算法的高速LDPC流水线译码器设计与实现

发布时间：2019-01-21 13:54

【摘要】：LDPC码是一种纠错能力极强的编码,已广泛用于新一代数字电视,深空探测,卫星通讯等多种领域,基于不同要求出现了许多不同的编码标准,所以定制化的LDPC码译码算法的硬件实现已成为当今的研究热点之一。为满足卫星通信中高速数据传输的需求,使用LDPC码Normalized最小和译码硬件实现算法以及归并算法原理,并结合FPGA适合并行计算的特点,提出一种基于流水线的部分并行LDPC译码的FPGA设计,通过仿真和实验,最终完成满足卫星高速通信需求的LDPC译码器设计。最终使用Altera公司FPGA上完成译码器设计,整个系统在时钟频率为150 MHz的条件下,数据处理速率达到1.5Gb/s以上,数据吞吐率达到750 Mb/s纠错性能优异,完全满足卫星高速数据处理要求。
[Abstract]:LDPC code is an extremely strong error-correcting code, which has been widely used in the new generation of digital television, deep space exploration, satellite communication and other fields. There are many different coding standards based on different requirements. Therefore, the hardware implementation of customized LDPC decoding algorithm has become one of the research hotspots. In order to meet the demand of high speed data transmission in satellite communication, the LDPC code Normalized minimum sum decoding hardware algorithm and the principle of merging algorithm are used, and the characteristics of FPGA are combined with the characteristics of parallel computing. This paper presents a partial parallel LDPC decoding FPGA design based on pipeline. Through simulation and experiment, the LDPC decoder is designed to meet the needs of satellite high-speed communication. Finally, the decoder is designed on the FPGA of Altera Company. Under the condition of 150 MHz clock frequency, the data processing rate is over 1.5Gb/s, and the data throughput is 750 Mb/s. Fully meet the satellite high-speed data processing requirements.
【作者单位】： 武汉大学电子信息学院;
【分类号】：TN911.22

【参考文献】

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本文编号：2412721