基于AD936X的无线收发机设计与实现

发布时间：2020-10-30 11:56

　　 随着无线通信技术的不断发展,人们对信息传输的时效性和通信设备的便携性提出了更高的要求。现有的无线通信设备对传输信道敏感且传输距离有限,因此,研究性能突出且功耗低、体积小的无线收发系统成为现阶段的重点业务。软件无线电技术因其高度的灵活性和开放性,弥补了传统通信系统在集成度、性能和可重复编程上的不足,为无线通信技术的发展提供了新思路。随着大规模集成电路的发展,现场可编程门阵列(FPGA)搭配射频收发器的设计为无线通信系统提供了一个灵活便捷的解决方案。作为ADI公司推出的一系列高性能射频收发器,AD936X不仅能够实现射频信号的高速收发,还大大缩小了射频收发组件的体积。因此设计一套基于AD936X的无线收发机对实现具备高集成度、高性能、软件可配置等特性的无线通信系统具有非常重要的推动作用。本文研究的内容是基于AD936X的无线收发机设计与实现。论文首先从理论上研究了无线收发机的结构,对数字基带部分的设计原理进行详细的分析和推导,包括QPSK的调制解调、直接序列扩频和解扩、多天线分集接收等,并进一步阐述了载波同步和伪码同步的基本原理。其次,对收发机的基带部分做了整体设计,在数据发送模块,原始数据经过扩频处理后,极大地提高了传输过程中的抗干扰能力。此外论文还介绍了产生伪随机序列的设计思路,并分析了两种PN码发生器的设计方法及适用范围。为降低扩频后数据信息之间的码间干扰,提高传输的信噪比,还需设计合适的成型滤波器来滤除高频分量和噪声。在数据接收端,通过对载波同步的锁相环路分析,采用了一种零中频的锁频锁相环路,它能够很好地解决锁相环路收敛速度与锁定后环路相位跟踪精度之间的矛盾。伪码同步则是利用伪码序列的自相关特性,实现伪码的捕获和跟踪过程。在完成数字基带部分的设计后,论文对射频收发器AD936X进行配置,其过程主要分为三个阶段:第一,设计AD936X配置参数,生成配置文件;第二,通过SPI完成FPGA与AD936X之间控制数据的交互;第三,通过并行数据端口完成FPGA与AD936X之间的信息数据传输。最后,搭建硬件平台并建立一个单天线发送四天线接收的无线收发机,继而验证系统的正确性并比较在四天线接收与单天线接收时的传输误码率。通过比较表明,随着发送端功率衰减值的增加,接收信号的信噪比逐渐减小,采用了最大比合并的接收信号比单天线接收信号在误码率上的优势逐渐明显。综上,对基于AD936X的无线收发机原理进行分析,并在Vivado软件上对方案进行设计与仿真,再进行硬件调试并测试传输性能,结果表明无线收发机可以达到预期要求,实现高速率数据传输,这对今后无线收发机的进一步研究有重要的意义。
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN92
【部分图文】：

32的频谱带宽限制在 10.125MHz。图3.2 成型滤波后 I、Q 两条支信号的时域波形图图3.3 成型滤波前后的信号频谱图3.1.2 伪码发生器的设计与实现在本系统中，需要对 I、Q 两路数据分别进行扩频处理，I、Q 两路数据的速率为1Mbps，系统的采样率为 4 倍采样，伪码序列的周期为 15。因此，在对 I、Q 两路数据扩频后，扩频数据速率为 15 Mbps。其中，m 序列发生器由 4 级线性移位寄存器构成

的频谱带宽限制在 10.125MHz。图3.2 成型滤波后 I、Q 两条支信号的时域波形图图3.3 成型滤波前后的信号频谱图3.1.2 伪码发生器的设计与实现在本系统中，需要对 I、Q 两路数据分别进行扩频处理，I、Q 两路数据的速率为1Mbps，系统的采样率为 4 倍采样，伪码序列的周期为 15。因此，在对 I、Q 两路数据扩频后，扩频数据速率为 15 Mbps。其中，m 序列发生器由 4 级线性移位寄存器构成

元为周期的重复序列，当原始数据为“1”时，扩频后的数据正好完全对应一个周期的 PN 码，当原始数据为“-1”时，扩频后的数据正好与一个周期的 PN 码完全相反。图3.5 原始数据与伪码扩频的时域波形图扩频调制过程就是将原始数据与 PN 码异或，一个数据码元宽度和一个完整 PN码的周期相同，因此原始数据经扩频处理后，码率大大增加。在设计伪码模块过程中，除了按照图 3.2 的结构进行逻辑设计，还有另外一种 PN码产生的方法，即利用 MATLAB 软件设计产生一个完整周期的 PN 码，将一个周期的 PN 码数据导出并存储在 FPGA 中的存储器 IP 核中，在相应的时钟的驱动下依次循环读出。由于系统采用 4 倍过采样
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本文编号：2862440