低压配电网宽带电力线噪声测试分析及建模研究

发布时间：2020-10-30 06:17

　　 低压电力线通信(Power Line Communication,PLC)技术因布线简单、覆盖范围广、建设成本低等优点,一直被人们所重视,广泛应用于智能电网、智能家居、能源互联网领域。但是,PLC也面临着严重问题。噪声干扰是其主要因素之一,已成为制约其发展的瓶颈。基于此,有必要进行电力线噪声的研究。本文主要从噪声测试、特性分析以及模型仿真等方面展开工作,并在该研究基础上,搭建一个噪声硬件仿真平台,使相关研究人员能够在实验室环境下研究不同场景下噪声对电力线通信系统的影响。首先分析低压电力线噪声的研究现状,本文采取从噪声源端研究的方法。将用电设备工作状态分为持续状态和瞬态状态,采集了低压配电网环境下典型用电电器在各状态下产生噪声。持续状态时,用电电器产生噪声分为随机脉冲噪声和周期脉冲噪声。瞬时状态时,用电电器产生噪声分为脉冲噪声class1和脉冲噪声class2。其次,在现在已有的建模方法基础上,针对持续状态产生噪声的包络特性提出脉冲噪声单脉冲建模方法。该方法利用马尔科夫链(Markov Chain,MC)建立单脉冲频域极值点序列统计模型,模型计算的极值点序列经插值运算后得到单脉冲的实部和虚部频域波形,再通过快速傅里叶逆变换(Inverse Fast Fourier Transform,IFFT)产生在时域上具备包络特性的单脉冲波形。通过该方法模拟用电设备持续状态产生噪声,仿真结果显示产生噪声表现出良好的包络特性,验证了该方法的有效性。最后,针对建立的噪声模型,提出了基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的电力线噪声发生器的设计实现方案。应用System Generator快速设计工具,完成马尔科夫模块、插值模块以及IFFT模块的设计实现,并搭建源端脉冲噪声生成模块化系统。在KC705评估板上载入所搭建系统的IP核,实现了噪声发生器。
【学位单位】：重庆邮电大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN913.6
【部分图文】：

重庆邮电大学硕士学位论文 第 4 章 电力线噪声发生器设计与 FPGA 实现图 4. 11 马尔科夫模型模块 System Generator 实现intia_state_int1trans_en_intSe_state_outstate_valid_out状态转移1intia_state_int1trans_en_intSe_state_outstate_valid_out状态转移Se_state_intstate_valid_intXn_outYn_outSe_valid_out状态空间1Se_state_intstate_valid_intXn_outYn_outSe_valid_out状态空间intia_state_intIntia_valid_inttrans_en_outintia_state_out1trans_en_out1状态对应1intia_state_intIntia_valid_inttrans_en_outintia_state_out1trans_en_out1状态对应intia_enintia_state_outintia_valid_outtrans_en_out初始状态分布1intia_enintia_state_outintia_valid_outtrans_en_out初始状态分布WavSecopeWaveScopeScope1ScopeOutGateway Out5OutGateway Out4OutGateway Out3OutGateway Out2OutGateway Out1OutGateway Out1Constant2SystemGenerator

图 4. 13 初始状态分布 System Generator 实现验证初始分布模块功能，设置初始分布矩阵Q， Q [0.1,0.2,0.3,0.4]，其状态分别为“ 1”、 “2 ”、“ 3 ”、“ 4 ”。由于ROM块地址从0开始读数据，故载入数据时Q [0,0.1,0.2,0.3,0.4]，其状态为“ 0 ”、“ 1”、 “2 ”、“ 3 ”、“ 4 ”。运行仿真，WaveScope 模块得初始分布模块的时序图如图 4.14。intia_en 置 1 时，计数器Counter1 即地址逐位增加，依次取出当前状态概率，状态“ 2 ”为时，累加器Accumulator1 叠加概率为 0.3，与 LFSR 产生的随机数进行比较，大于产生的随机数 0.123，此时比较器 Relation1 置 1，初始状态“ 2 ”在 intia_state_out 输出。仿真结果可知，该模块实现初始状态分布算法，完成所要求功能。2intia_valid_outz-1Delay2

图 4. 17 状态对应模块仿真时序图图 4. 18 封装的 intia_state_control 子系统1Outaba bRelational3denqz-1Register1seld0d1Mux1castConvert0Constant31Constant22en1intia_state_int状态转移概率矩阵2state_valid_out1Se_state_outintia_state_intenOutintia_state_controlaba bRelational3aba bRelational1denzq-1Register1addrROM1seld0d1MuxandLogicalen OutLFSRnotInverterz-1Delay3z-1Delay2z-1Delay1rsten++Counter10Constant1hilo}Concatbrsten+=bAccumulator12trans_en_int1intia_state_int1
【参考文献】

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本文编号：2862116