码率兼容LDPC码编译码技术研究

发布时间：2020-11-03 00:32

　　 信道编码是一种可以提高信息传输可靠性的通信技术,并且已经得到了广泛的应用。LDPC码是一种性能逼近香农限的线性分组码,其优异的纠错能力和较小的实现复杂度使其跻身于目前信道编码领域的研究热点之一。LDPC码自身的码率并不能随意更改,因此本文将LDPC码与码率兼容算法结合起来,以提高LDPC码对不同信道环境的适应能力,同时在FPGA上实现码率兼容LDPC码编译码器。首先,本文介绍了LDPC码的相关理论,包括LDPC码的矩阵表示形式及其Tanner图,并且在此基础上引申出LDPC码中环的概念和节点的度分布。随后,介绍了三种常见的LDPC码编码算法与各种软硬判决译码算法,比较分析其编译码复杂度和优缺点。接着,介绍码率兼容算法中基于恢复树的打孔算法,包括恢复树的概念以及分组/排序算法、集中打孔算法这两种打孔算法,从理论层面上介绍基于恢复树的打孔算法的原理。其次,分析CCSDS标准下应用于深空通信的(2048,1024)LDPC码校验矩阵和生成矩阵的结构特点,并依此选择合适的编译码器实现并行度。通过MATLAB仿真结果确定译码实现方案的主要参数,包括量化方式和迭代次数。同时,对集中打孔算法提出改进方案,通过改进打孔变量节点的位置选择方式,使经过改进后的算法打孔的LDPC码比经过原算法打孔的LDPC码在码率相同时得到更大的编码增益,这种编码增益的差距在高码率LDPC码上更加显著。最后,实现基于FPGA的码率兼容LDPC码编译码器。编码器采用基于SRAA电路的部分并行编码架构,译码器结构为基于最小和算法的部分并行译码架构。硬件实现采用自上而下的模块化设计思想,对编码器和译码器进行了上板测试和系统联调。最终,系统实现了码率范围为0.4~0.8的LDPC码编译码器,该编译码器在保证通信可靠性的前提下灵活调整信息传输速率。
【学位单位】：哈尔滨工业大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN911.22
【部分图文】：

图 3-1 (2048,1024)LDPC 码的校验矩阵此时，CCSDS 标准推荐划分的子矩阵自身仍是一个准循环矩阵。为了硬件实现方便，可将校验矩阵 H 的子矩阵进一步划分成若干个维度为128 1 28的子矩阵，具体划分方法可用图 3-2 表示。图 3-2 (2048,1024)LDPC 码的校验矩阵 H 子矩阵的划分方法I 的划分已经在图

W 维度均为1024 1 024，W 是将W 删去最后 512 列后剩余的部分。矩阵W 可用图 3-3 表示。图 3-3 (2048,1024)LDPC 码的生成矩阵的W 部分由图 3-3 可知，该生成矩阵不再满足稀疏条件。在 CCSDS 的推荐方案中，矩阵W 的最后 512 列对应的编码结果并未生效，(2048,1024)的 LDPC 码可看作是由在码率为 0.4 的母码上打孔 512 位后得到的结果，通过倒序打孔操作，将码率提升至 0.5。3.2 基于 SRAA 的准循环编码方案2.2.3 节已经介绍了准循环编码方法，该方法只需要知道生成矩阵中每个子矩阵的第一行或者第一列就可算出所有生成矩阵的信息，在硬件实现时有利于节省存储空间，降低硬件资源利用率。且该算法只需要进行信息位向量与生成矩阵的相乘

本节通过 MATLAB 仿真确定上述两个主要的译码关键参代次数察迭代次数对 LDPC 码译码性能的影响，选定 LDPC 码码(2048,1024)LDPC 码，迭代次数分别为 1 次、5 次、10 次、BPSK 调制信号经 AWGN 信道的性能曲线如图 3-11。
【参考文献】

相关硕士学位论文 前2条

1 肖婧婷;低复杂度LDPC码编译码算法研究与实现[D];哈尔滨工业大学;2017年

2 马福利;LDPC码率兼容打孔算法[D];北京交通大学;2012年

本文编号：2867814