一种适用于概率LDPC译码器的双路更新边缘存储器

发布时间：2021-01-18 13:35

　　针对采用传统边缘存储器结构的概率低密度奇偶校验（Low Density Parity Check,LDPC）译码器中仍存在锁存问题的现象,借鉴全并行Turbo译码器中的多路更新策略,提出了一种增强的变量节点和校验节点双路更新边缘存储器结构。利用双路更新结构引入的增强随机选择特性,可以显著降低概率迭代译码过程中的锁存现象。仿真分析表明,相比于单路更新结构,采用双路更新边缘存储器结构的概率LDPC译码器能够在误比特率接近10^-4量级处获得0. 4 dB左右的译码性能增益,同时也能够显著降低迭代译码周期数量,提升译码速率。 

【文章来源】：电讯技术. 2020,60(01)北大核心

【文章页数】：5 页

【部分图文】：

概率LDPC译码算法度2节点的基本实现结构

针对锁存问题，Tehrani等学者[9]提出了加入重随机化模块的变量节点结构，如图2所示。常用的重随机化模块包括边缘存储器EM、内部存储器(Internal Memory,IM)以及它们混合使用的结构。当重随机化模块采用EM结构时，度2变量节点的结构如图3所示。

常用的重随机化模块包括边缘存储器EM、内部存储器(Internal Memory,IM)以及它们混合使用的结构。当重随机化模块采用EM结构时，度2变量节点的结构如图3所示。图3中，Si(i=1,2)表示信道信息概率比特，ini表示从校验节点传过来的概率比特，outi表示变量节点对应边的输出。当输入概率比特Si和ini相同时，使能信号U有效，并对重随机化模块EM进行更新，同时outi输出更新比特;否则，EM保持不变，利用随机数从EM当中随机选取1 b作为输出。EM有多种的实现形式，比较简单的是基于M比特线性反馈移位寄存器的实现[9]，如图4所示。

【参考文献】：
期刊论文
[1]LDPC码的一种高效加权比特翻转译码算法[J]. 袁建国,曾磊,孙雪敏,胡潇月,郭乔,吴英冬.  电讯技术. 2017 (11)
[2]Beyond-BP译码算法综述:原理与应用[J]. 吕毅博,胡伟,王琳.  电子与信息学报. 2017(06)
[3]IEEE 802.11aj（45GHz）:A New Very High Throughput Millimeter-Wave WLAN System[J]. WANG Haiming,HONG Wei,CHEN Jixin,SUN Bo,PENG Xiaoming.  中国通信. 2014(06)
[4]LDPC码的全并行概率译码[J]. 任祥维,文红,张颂.  通信技术. 2011(08)

博士论文
[1]基于概率计算的无线通信DSP系统高效VLSI实现技术研究[D]. 陈杰男.电子科技大学 2014

硕士论文
[1]基于概率计算的多码率LDPC译码器设计[D]. 贺谦.电子科技大学 2013



本文编号：2985042