可复用ANN节点IP在物联网中的应用研究
发布时间：2021-08-14 14:45
随着大数据时代的来临以及物联网向着智能化方向的不断发展,机器学习与物联网的结合成为必然趋势。人工神经网络（ANN）作为机器学习领域最经典的算法之一,已在图像识别、模式识别、机器人控制等领域大放异彩,尤其是随着近年来“深度学习”的崛起,人工神经网络已成为最强大的机器学习算法之一。然而软件实现的ANN存在很大的局限性,由于是在CPU或GPU上运行ANN算法,其性能及功耗并不理想,也不适合集成到终端物联网设备。相比之下,硬件实现的ANN可以实现完全并行的计算以及分布式计算,为人工神经网络等机器学习算法定制的ASIC芯片在性能、功耗上具备很大优势,因此更加适合物联网应用。本文针对ANN节点的硬件实现及其在物联网中的相关应用进行了研究,主要内容如下:本文对ANN节点模型,多层前馈神经网络的网络结构、代价函数、反向传播算法,以及单个ANN节点上的数据处理流程进行了分析。设计了可复用的ANN基本节点,即人工神经元的IP核,并对其功能进行了仿真验证,实现了人工神经元推理和学习过程中的计算功能。使用TSMC 180nm工艺对ANN节点芯片进行了流片,芯片时钟频率为10MHz,面积为2000μm×900μ...
【文章来源】：北京工业大学北京市 211工程院校
【文章页数】：83 页
【学位级别】：硕士
【部分图文】：
常见激活函数
制模块设计制模块的输入端包括：UT_DATA：用于接收外部数据。INPUT_DATA 设计为 8 位分低 8 位和高 8 位两次输入，相比于 16 位输入，8 位设计片管脚数目；C_DATA：用于接收乘累加模块输出；D_DATA：用于接收乘加模块输出；MB_DATA：连接 DPRAM 的 B 口输出，用于从 RAM 中读D_SEL：模式选择信号，MOD_SEL=0 时仅进行前向传播理模式），MOD_SEL= 1 时既执行前向传播计算，也执行（学习模式）；UT_VALID：INPUT_DATA握手信号。本设计中采用AXI4的LID 握手通信机制，芯片与外部的数据交互仅发生在 VALADY 信号同时有效期间，其握手时序如图 3-5 所示；
第 3 章 可复用 NN 节点 IP 的设计与实现的工艺库上生成门级网表。综合的具体步骤如下：首先设置相应的库文件及 Design Complier 的初。使用链接库（link_library）设置模块或者单元电路的引用；使用目arget_library）设置综合时所要映射的库；使用符号库（symbol_library）电路显示的 Schematic。target_library 中包含有单元电路的延迟信息，综根据 target_library 中给出的延迟信息来计算路径的延迟。link_libraret_library 共同定义了制造商提供的单元电路及其相关信息，包括单元名、单元延迟信息、引脚带负载能力、工作环境等。接下来读取行为级描述或网表并进行链接。然后添加相应的约束，根据设置 max_capacitance 和 max_transition。本设计只有一个时钟，设置时 10MHz。然后对每个输入和输出的 PAD 都设置 70％的延迟。并对路径以方便进行时序分析。综合结果电路图如下图所示。
【参考文献】：
期刊论文
[1]物联网体系结构与实现方法的比较研究[J]. 陈海明,崔莉,谢开斌. 计算机学报. 2013(01)
[2]物联网发展综述[J]. 王亚唯. 科技信息. 2010(03)
[3]基于FPGA的神经网络硬件可重构实现[J]. 李利歌,阎保定,侯忠. 河南科技大学学报(自然科学版). 2009(01)
硕士论文
[1]基于FPGA的神经网络硬件实现的研究与设计[D]. 刘培龙.电子科技大学 2012
[2]基于FPGA的神经网络硬件实现[D]. 闫明.中国海洋大学 2008
本文编号：3342658
【文章来源】：北京工业大学北京市 211工程院校
【文章页数】：83 页
【学位级别】：硕士
【部分图文】：
常见激活函数
制模块设计制模块的输入端包括：UT_DATA：用于接收外部数据。INPUT_DATA 设计为 8 位分低 8 位和高 8 位两次输入，相比于 16 位输入，8 位设计片管脚数目；C_DATA：用于接收乘累加模块输出；D_DATA：用于接收乘加模块输出；MB_DATA：连接 DPRAM 的 B 口输出，用于从 RAM 中读D_SEL：模式选择信号，MOD_SEL=0 时仅进行前向传播理模式），MOD_SEL= 1 时既执行前向传播计算，也执行（学习模式）；UT_VALID：INPUT_DATA握手信号。本设计中采用AXI4的LID 握手通信机制，芯片与外部的数据交互仅发生在 VALADY 信号同时有效期间，其握手时序如图 3-5 所示；
第 3 章 可复用 NN 节点 IP 的设计与实现的工艺库上生成门级网表。综合的具体步骤如下：首先设置相应的库文件及 Design Complier 的初。使用链接库（link_library）设置模块或者单元电路的引用；使用目arget_library）设置综合时所要映射的库；使用符号库（symbol_library）电路显示的 Schematic。target_library 中包含有单元电路的延迟信息，综根据 target_library 中给出的延迟信息来计算路径的延迟。link_libraret_library 共同定义了制造商提供的单元电路及其相关信息，包括单元名、单元延迟信息、引脚带负载能力、工作环境等。接下来读取行为级描述或网表并进行链接。然后添加相应的约束，根据设置 max_capacitance 和 max_transition。本设计只有一个时钟，设置时 10MHz。然后对每个输入和输出的 PAD 都设置 70％的延迟。并对路径以方便进行时序分析。综合结果电路图如下图所示。
【参考文献】：
期刊论文
[1]物联网体系结构与实现方法的比较研究[J]. 陈海明,崔莉,谢开斌. 计算机学报. 2013(01)
[2]物联网发展综述[J]. 王亚唯. 科技信息. 2010(03)
[3]基于FPGA的神经网络硬件可重构实现[J]. 李利歌,阎保定,侯忠. 河南科技大学学报(自然科学版). 2009(01)
硕士论文
[1]基于FPGA的神经网络硬件实现的研究与设计[D]. 刘培龙.电子科技大学 2012
[2]基于FPGA的神经网络硬件实现[D]. 闫明.中国海洋大学 2008
本文编号：3342658
本文链接：https://www.wllwen.com/kejilunwen/wltx/3342658.html
