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车载自组织网时间同步硬件实现

发布时间:2017-05-14 08:13

  本文关键词:车载自组织网时间同步硬件实现,由笔耕文化传播整理发布。


【摘要】:车载自组织网(VANET)是一种特殊的自组织(Ad hoc)网络,是智能交通系统(ITS)的重要组成部分,主要应用于车辆之间或车辆与固定设施之间的通信。车载自组织网的主要目的是减少交通事故,提高交通效率。车载自组织网中节点通过单跳或者多跳的方式进行数据传输,其网络具有拓扑结构变化快、无线信道不稳定、网络容量有限等特点。因此,快速、稳定的同步捕获算法是保障车载自组织网中通信的关键。论文主要工作是设计车载自组织网的发射机基带硬件平台和基于硬件平台的同步捕获算法。首先,根据车载自组织网的特点,提出了基于自适应门限和双门限检测的同步捕获算法,并对自适应门限和双门限检测的性能进行了理论分析。论文还介绍了FPGA逻辑设计中一种重要的思想—有限状态机。其次,给出了车载自组织网收发机的基带硬件平台的总体设计方案,详细探讨了各个模块的实现可行性。接着描述了发射机的基带硬件设计和实现,主要包括FPGA、 DDR2 SDRAM、高速数模转换DAC等关键模块。再次,进一步阐述了同步捕获算法的硬件设计与实现。首先根据接收机基带的结构特点和FPGA内部资源分布,将同步捕获算法细分为多个模块,即升余弦滤波器、自适应门限、双门限检测模块等。接着对各个模块的实现做了详细的介绍。同时对定点数运算和系统时序设计做了简要说明。最后,对发射机基带板卡进行了测试,同时对同步捕获算法进行了实时的在线仿真,并对测试结果进行了分析。
【关键词】:车载自组织网(VANET) 同步捕获 发射机基带 现场可编程门列阵(FPGA) 自适应门限 双门限检测
【学位授予单位】:东南大学
【学位级别】:硕士
【学位授予年份】:2015
【分类号】:TN929.5
【目录】:
  • 摘要4-5
  • Abstract5-12
  • 英文缩略语12-13
  • 第一章 绪论13-17
  • 1.1 课题背景13-14
  • 1.2 国内外研究现状14-15
  • 1.3 FPGA在数字通信中的应用15
  • 1.4 论文内容和结构15-17
  • 第二章 VANET同步捕获的关键技术17-27
  • 2.1 车载自组网建模17
  • 2.2 判决检测算法17-21
  • 2.2.1 自适应门限18-19
  • 2.2.2 双门限检测19-21
  • 2.3 匹配滤波器概述21-24
  • 2.3.1 匹配滤波器原理21-22
  • 2.3.2 匹配滤波器应用22-24
  • 2.4 FPGA逻辑设计概述24-26
  • 2.4.1 FPGA逻辑设计开发流程24-26
  • 2.4.2 有限状态机26
  • 2.5 本章小结26-27
  • 第三章 发射机基带硬件设计27-49
  • 3.1 基带系统总体设计27-28
  • 3.2 FPGA设计28-35
  • 3.2.1 FPGA内部资源28-30
  • 3.2.2 FPGA配置电路30-32
  • 3.2.3 FPGA电路设计32-35
  • 3.3 存储器DDR2设计35-38
  • 3.3.1 DDR2技术特征35
  • 3.3.2 DDR2工作时序35-36
  • 3.3.3 DDR2电路设计36-38
  • 3.4 高速数模转换模块38-43
  • 3.4.1 DAC结构特点38-40
  • 3.4.2 DAC3164内部FIFO40-42
  • 3.4.3 DAC3164电路设计42-43
  • 3.5 系统信号完整性分析43-46
  • 3.5.1 传输线特性44-45
  • 3.5.2 信号反射45
  • 3.5.3 串扰45-46
  • 3.6 PCB板图设计46-48
  • 3.6.1 叠层设计46-47
  • 3.6.2 布局布线47-48
  • 3.7 本章小结48-49
  • 第四章 同步捕获算法逻辑实现49-69
  • 4.1 算法总体实现方案49-51
  • 4.1.1 接收机基带结构49-50
  • 4.1.2 算法概述50-51
  • 4.2 根升余弦滤波器设计51-56
  • 4.2.1 matlab设计51-54
  • 4.2.2 FPGA实现FIR滤波器54-56
  • 4.3 检测算法的逻辑实现56-60
  • 4.3.1 自适应门限56-57
  • 4.3.2 双门限检测57-59
  • 4.3.3 资源分析59-60
  • 4.4 定点数60-62
  • 4.4.1 定点数表示60
  • 4.4.2 定点数算术运算60-61
  • 4.4.3 量化误差分析61-62
  • 4.5 数据缓存模块62-65
  • 4.5.1 双端口RAM62-63
  • 4.5.2 FIFO63-65
  • 4.6 系统时序设计65-68
  • 4.6.1 时钟产生模块DCM/PLL65-66
  • 4.6.2 时序约束66-68
  • 4.7 本章小结68-69
  • 第五章 仿真与测试69-75
  • 5.1 测试环境69-70
  • 5.1.1 测试仪器69-70
  • 5.1.2 逻辑分析工具Chipscope70
  • 5.2 发射机基带硬件电路测试70-72
  • 5.3 同步捕获算法在线仿真测试72-74
  • 5.4 本章小结74-75
  • 第六章 总结与展望75-77
  • 6.1 论文总结75
  • 6.2 工作展望75-77
  • 致谢77-79
  • 参考文献79-81

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