高速SerDes发送器的设计与实现

发布时间：2017-05-15 20:19

  本文关键词：高速SerDes发送器的设计与实现，，由笔耕文化传播整理发布。

【摘要】：随着通信技术的快速发展,数据传输速率变得越来越快。数据传输速率成为制约通信系统性能的瓶颈,因此如何提高数据传输速率吸引越来越多的学者研究。同时,模拟集成电路工艺一直保持着更新与发展,晶体管速度越来越快,这也使得高速数据传输接口芯片设计称为可能。在高速数据传输领域,串行数据传输逐渐取代并行传输成为主流传输模式。这是因为串行数据传输有着并行传输不具备的很多优势。首先,串行传输可以传输更远的距离。并行传输由于信道之间的串扰影响,而且随着距离的增加,这种影响会越来越严重,所以并行传输不适合远距离传输。其次,串行传输支持更高的传输速率。因为并行传输属于同步传输,它需要同步传输时钟,而时钟在传输中的损耗使得并行传输不可能支持很高的传输速率。串行传输还有个优势就是它能减少端口数量,这大大降低了接口芯片设计的复杂度和芯片面积。基于以上串行传输的优点,越来越多的传输协议采用串行传输,诸如:SATA、PCI-E、SONET等。大多数的串行传输需要完成数据的并/串转换,SerDes接口由此诞生。IEEE1394通信网络,也称之为火线,是基于高速串行通信总线并且能和现代并行总线提供相同的服务。本论文主要研究一款多速率发送器设计,它支持四种速率模式,分别是125Mbps,250 Mbps,500 Mbps,1 Gbps。它的输出满足IEEE1394B的协议要求。为了减少由于信道低通效应的影响而造成的码间干扰,本次设计的发送器采用了预加重技术。这款发送器使用的是带共模反馈(CMFB)的低压差分信号(LVDS)驱动器。在最快的1Gbps速率模式下,眼图的张开能达到450mV,而抖动只有38ps。本次设计的芯片采用0.13?m的工艺,发送器模块在芯片中所占的面积为0.67*0.2mm2。在1Gbps的速率模式下,发送器功耗为93.5mW。
【关键词】：串行传输 SerDes接口 低压差分信号 预加重
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN919.3
【目录】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 绪论10-13
• 1.1 研究意义10
• 1.2 研究现状及发展态势10-12
• 1.3 论文的主要工作和结构安排12-13
• 第二章 SerDes发送器相关基础理论分析13-20
• 2.1 信号完整性分析13-15
• 2.1.1 单一网络的信号质量13
• 2.1.2 串扰13-14
• 2.1.3 轨道塌陷噪声14-15
• 2.1.4 电磁干扰（EMI）15
• 2.2 传输线理论15-19
• 2.2.1 传输线基本特征15-16
• 2.2.2 传输线模型16-17
• 2.2.3 传输线特征阻抗17-18
• 2.2.4 信号的传输过程18-19
• 2.2.5 码间干扰19
• 2.2.6 差分信号19
• 2.3 本章小结19-20
• 第三章 SerDes发送器关键模块分析与电路设计20-39
• 3.1 SerDes发送器整体结构20
• 3.2 并/串转换电路分析与电路设计20-26
• 3.2.1 5:1MUX设计22-23
• 3.2.2 CML锁存器设计23-24
• 3.2.3 2:1MUX设计24-26
• 3.3 时钟树设计26-29
• 3.3.1 CML缓冲器27-29
• 3.3.2 CML D触发器设计29
• 3.4 高精度电流镜结构分析29-33
• 3.4.1 电流镜基本原理29-30
• 3.4.2 Magic Battery电流镜30-33
• 3.5 带共模反馈的LVDS驱动电路分析与设计33-37
• 3.5.1 LVDS驱动电路设计33-36
• 3.5.2 共模稳定电路设计36-37
• 3.6 预加重电路设计37-38
• 3.7 本章小结38-39
• 第四章 SerDes发送器仿真及SerDes数模混仿39-50
• 4.1 SerDes发送器关键模块电路仿真39-45
• 4.1.1 并/串转换电路仿真39-40
• 4.1.2 时钟树电路仿真40-42
• 4.1.3 带共模反馈的LVDS驱动器仿真42-45
• 4.2 SerDes电路数字模拟混合仿真验证45-49
• 4.2.1 SerDes整体仿真验证45-48
• 4.2.2 CDR频偏仿真48-49
• 4.3 本章小结49-50
• 第五章 版图设计与芯片测试50-60
• 5.1 版图设计50-52
• 5.1.1 匹配50
• 5.1.2 寄生效应50
• 5.1.3 天线效应50-51
• 5.1.4 闩锁效应（Latch- up）51-52
• 5.2 芯片版图52-54
• 5.2.1 并/串转换模块版图52
• 5.2.2 时钟树版图52-53
• 5.2.3 带共模反馈的驱动电路版图53-54
• 5.2.4 SerDes发送器整体版图54
• 5.3 芯片测试54-59
• 5.3.1 测试方式55
• 5.3.2 测试结果55-59
• 5.4 本章小结59-60
• 第六章 总结与展望60-61
• 6.1 工作总结60
• 6.2 展望60-61
• 致谢61-62
• 参考文献62-65
• 攻读硕士学位期间取得的成果65-66

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