基于PAM4信号的40Gb/s高速SerDes接收端电路设计

发布时间：2024-12-03 22:39

　　随着通信速率的不断增加,信道非理想性对数据传输的影响亦愈发严重。尤其是随着400G以太网标准的提出,单个通路的速率将达到50Gb/s以上,导致信道带宽难以满足传统NRZ信号的需求。具有四个电平的四阶脉冲幅度调制(PAM4)信号,由于每个符号包含了两比特信息,因此在相同的速率下PAM4信号所需信道带宽仅为NRZ信号的一半,使其在超高速串行链路通信系统中得到了广泛的应用。本文研究了基于PAM4信号的高速SerDes接收电路的设计与实现。首先建立了高速PAM4串行通信链路的IBIS-AMI模型,并通过仿真分析了信道非理想性对数据传输的影响。在此基础上采用65nm CMOS工艺设计了40Gb/s的PAM4信号接收机,其中包括连续时间线性均衡器(CTLE)、3电平判决器、PAM4解码器和时钟恢复电路(CDR)等关键模块。CTLE电路采用源极电容退化技术,拓展了电路带宽。针对PAM4信号设计的3电平判决器由一个电平移位放大器和限幅放大器构成,可将PAM4信号眼图3个眼睛的中心分别移动到0电平处进行限幅放大,并生成对应的温度计码。最后,PAM4解码器将温度计码解码还原成两路20Gb/s的NRZ信号。本...

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【学位级别】：硕士

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摘要
ABSTRACT
第1章 绪论
    1.1 课题背景与意义
    1.2 国内外研究现状
    1.3 论文研究内容
第2章 基于PAM4信号的高速串行通信
    2.1 高速串行通信系统常用码型
        2.1.1 NRZ码
        2.1.2 双二进制码（Doubinary）
        2.1.3 PAM4
        2.1.4 PAM4信号在高速以太网和相干光通信中的应用
    2.2 信道的非理想特性
        2.2.1 频率相关损耗
        2.2.2 反射
        2.2.3 串扰
        2.2.4 噪声
        2.2.5 码间干扰
    2.3 信道均衡与时钟恢复
        2.3.1 均衡原理
        2.3.2 时钟恢复原理
        2.3.3 CDR的性能指标
    2.4 本章小节
第3章 PAM4信号接收端电路结构设计
    3.1 PAM4接收电路结构设计
        3.1.1 基于ADC的PAM4接收电路
        3.1.2 基于电平移位的PAM4接收电路
    3.2 CDR电路结构分析
        3.2.1 基于相位选择的CDR结构
        3.2.2 基于PLL的CDR电路
        3.2.3 基于DLL的CDR电路
    3.3 PAM4高速串行链路的建模与仿真
        3.3.1 PAM4传输链路IBIS-AMI模型的建立
        3.3.2 ADS仿真
        3.3.3 仿真结果分析
    3.4 本章小节
第4章 40Gb/s PAM4信号接收端电路设计
    4.1 总体结构
    4.2 CTLE设计
        4.2.1 并联电感峰化技术
        4.2.2 源极电容退化技术
    4.3 三电平判决器的设计
        4.3.1 电平移位放大器设计
        4.3.2 限幅放大器设计
    4.4 时钟恢复电路设计
        4.4.1 PLL型CDR电路的环路分析
        4.4.2 鉴相器设计
        4.4.3 V/I转换器及低通滤波器设计
        4.4.4 压控振荡器设计
        4.4.5 缓冲器设计
    4.5 PAM4解码电路设计
    4.6 系统前仿真
    4.7 本章小节
第5章 PAM4信号接收端电路的版图设计及后仿真
    5.1 版图设计要点
        5.1.1 版图设计流程
        5.1.2 版图设计注意事项
    5.2 40Gb/s PAM4信号接收端电路版图
    5.3 系统后仿真
    5.4 本章小节
第6章 总结与展望
参考文献
攻读硕士学位期间发表的论文
致谢



本文编号：4014255