基于FPGA的双摄像头HDMI视频系统的设计与研究

发布时间：2017-10-11 18:29

  本文关键词：基于FPGA的双摄像头HDMI视频系统的设计与研究

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【摘要】：在人们日常生活和工业生产中,视频监控系统凭借其准确、直观、及时和信息量丰富等优点被广泛的应用于安防监控、交通监测、卫星遥感、公共安全、远程控制、人工智能等相关领域。但是,传统的模拟和半数字半模拟的视频监控系统的监控质量越来越不能满足人们的要求。人们更喜欢多角度、高清晰的有声视频监控系统,对于人们的这些要求也促使视频监控系统朝着集成化、网络化、智能化、数字化的方向发展。本文针对已有的视频监控系统现状和现阶段涌现的新技术、新思想,提出了基于FPGA的双摄像头HDMI视频系统的设计与研究。本文提出的视频监控系统有别于传统的FPGA视频监控系统,它是在FPGA内实现传统的硬件系统开发和SOPC片上系统相结合的设计方案,同时利用算法级开发工具DSP Builder软件与数学分析工具MATLAB软件相结合提供算法支持。视频采集端采用经济实惠且不多占空间的CMOS摄像头,这样的设计不仅有利于产品的普及,而且更有利于获得高清晰的数字视频图像;视频显示端采用逐渐普及的HDMI端口显示器,HDMI端口不仅只需要单个线缆就可以实现图像和声音的传输,而且有利于数字视频信号在显示器上高清显示,并且有利于避免多次数模转换造成视频信号的损失,从而实现高清晰的有声视频监控。软件系统的实现则是在Nios II集成开发环境中完成的。软件系统和Qsys系统集成工具相结合实现了对指示灯以及HDMI驱动模块的控制,同时实现了多分辨率的在线可调。在综合性开发软件Quartus II中,采用硬件描述语言Verilog HDL和IP核复用技术,完成对FPGA芯片的内部开发与设计。FPGA内需要搭建的主要模块有:I2C接口时序逻辑、I2C写数据逻辑以及存储数据的片内ROM主要实现对双摄像头寄存器的初始和配置;视频采集逻辑、时钟域变换FIFO以及DDR2写缓存FIFO主要用来实现对视频图像的采集和缓存;DDR2控制器IP核用来实现对DDR2 SDRAM存储器的控制;SOPC片上系统模块。SOPC片上系统是在Qsys系统集成工具中完成搭建的,除了一些标准组件的调用,还自定义了HDMI显示模式控制组件、HDMI发送器初始化控制组件以及改进后的邻域平均法视频增强组件。本文在整个视频监控系统搭建完成后,除了对相关组件模块进行了仿真验证,还对视频监控系统的清晰度和流畅性进行了测试。
【关键词】：SOPC 双摄像头 FPGA 邻域平均法 HDMI
【学位授予单位】：兰州交通大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN948.6
【目录】：

• 摘要4-5
• Abstract5-10
• 1 绪论10-14
• 1.1 研究背景和意义10-11
• 1.2 国内外研究现状11-12
• 1.2.1 视频监控系统的发展与现状11-12
• 1.2.2 HDMI的发展与应用12
• 1.2.3 视频采集、处理与显示的难点12
• 1.3 论文结构12-14
• 2 视频采集显示系统及FPGA技术14-35
• 2.1 CMOS数字图像传感器14-18
• 2.1.1 CMOS数字图像传感器的简介14
• 2.1.2 CMOS数字图像传感器MT9D111功能14-16
• 2.1.3 CMOS数字图像传感器MT9D111的组成和性能参数16
• 2.1.4 CMOS数字图像传感器MT9D111的工作原理16-18
• 2.2 FPGA技术18-23
• 2.2.1 FPGA简介及Cyclone IV系列器件概述18-20
• 2.2.2 FPGA集成开发环境Quartus Ⅱ20-22
• 2.2.3 基于FPGA的Qsys技术22-23
• 2.2.4 Altera IP核技术23
• 2.3 HDMI技术及其驱动芯片23-28
• 2.3.1 HDMI基本简介23-24
• 2.3.2 HDMI工作原理24-25
• 2.3.3 TMDS差分传动技术25-26
• 2.3.4 ADV7513高清多媒体接口发送器26-28
• 2.4 DSP Builder算法级设计工具28-29
• 2.5 图像增强算法的FPGA实现29-34
• 2.5.1 邻域平均法原理29-30
• 2.5.2 DSP Builder中的算法模型的硬件实现30-33
• 2.5.3 图像增强算法模型仿真验证33-34
• 2.6 本章小结34-35
• 3 视频采集显示系统的硬件设计及实现35-66
• 3.1 硬件电路设计35-45
• 3.1.1 Avalon-MM总线的介绍35-37
• 3.1.2 FPGA核心板电路设计37-39
• 3.1.3 摄像头视频采集电路设计39-41
• 3.1.4 HDMI控制器电路设计41-43
• 3.1.5 硬件电路总体架构43-45
• 3.2 系统硬件描述语言总体结构45-47
• 3.3 系统复位与时钟电路的设计及实现47-50
• 3.3.1 PLL硬核IP功能47
• 3.3.2 PLL硬核IP例化47-48
• 3.3.3 时钟与复位电路的设计48-50
• 3.4 双摄像头视频采集模块的设计50-55
• 3.4.1 摄像头初始化数据的配置和例化50-51
• 3.4.2 摄像头初始化数据的读取接口模块设计51-52
• 3.4.3 摄像头I~2C接口配置模块设计与实现52-53
• 3.4.4 视频采集数据的时钟域变换与缓存硬件设计53-55
• 3.5 DDR2桥接与控制模块电路设计55-59
• 3.5.1 DDR2桥接模块FIFO例化55-58
• 3.5.2 DDR2控制器电路设计58-59
• 3.6 Qsys系统的搭建59-62
• 3.6.1 HDMI发送器芯片控制器Qsys组件设计59-60
• 3.6.2 视频增强协处理器Qsys组件设计60-61
• 3.6.3 Qsys系统的搭建61-62
• 3.7 HDMI驱动模块设计62-64
• 3.8 Quarus Ⅱ中硬件系统的搭建与外部引脚配置64-65
• 3.9 本章小结65-66
• 4 视频采集显示系统的软件平台搭建与实现66-69
• 4.1 Nios Ⅱ集成开发环境概述66-67
• 4.2 Nios Ⅱ集成开发环境开发流程67-68
• 4.3 软件函数的编写68
• 4.4 本章小结68-69
• 5 系统的调试与验证69-72
• 5.1 硬件电路板的装配69
• 5.2 软硬件系统的下载与调试69-70
• 5.3 系统的最终实现70-71
• 5.4 本章小结71-72
• 结论72-73
• 致谢73-74
• 参考文献74-75

【参考文献】

中国期刊全文数据库 前5条

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本文编号：1014014