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Turbo编译码多核DSP实现研究

发布时间:2017-10-26 11:00

  本文关键词:Turbo编译码多核DSP实现研究


  更多相关文章: Turbo码 多核DSP MAP算法 并行译码 SYS/BIOS


【摘要】:自1993年Turbo码被提出以来,由于其接近Shannon限的优越性能,一直是国内外学者研究的热点。随着Turbo码研究的不断成熟,Turbo码在通信领域的应用也越来越广泛。本文对Turbo码及其多核DSP(TMS320C6678)实现技术进行了研究。本文在第一章介绍了Turbo码的研究背景及其研究与应用现状,阐述了Turbo码编/译码器的基本结构。在第二章对本文DSP实现所针对项目的系统全链路进行了简要概述,介绍了系统实现的硬件平台以及多核DSP(C6678)的软硬件平台,进而阐述了本文DSP实现的系统需求。接下来,在第三章对Turbo码进行了分析设计,对Turbo译码的MAP算法、Log-MAP算法以及Max-Log-MAP算法进行了介绍,并引出了以MAP类译码算法为基础的简单分块结构、重叠分块结构和边界状态迭代分块结构等几种分块译码结构。以本文设计的编码和译码模块为基础,仿真了不同参数对Turbo码性能的影响,最终确定了DSP实现的Turbo码的相关参数。以选定的Turbo码的相关参数为基础,在对比了几种分块译码结构的性能后,选择了兼具性能和复杂度优势的边界状态迭代分块结构作为最终的多核DSP译码的实现结构。进一步对最终确定的未分块、4分块和8-分块边界状态迭代译码结构在系统全链路中进行了Matlab仿真,仿真结果均满足项目指标的BER(Bit Error Rate,误比特率)性能要求。本文第四章针对选定的Turbo码的相关参数以及边界状态迭代分块译码结构进行编码模块和译码模块的多核DSP实现。实现主要分为发送端和接收端两部分。接收端以TI SYS/BIOS实时操作系统以及主从模式多核开发框架为基础,实现了分块并行译码结构。其次还对本文8核DSP(C6678)代码实现的技巧以及优化方案进行了概述。此外,在第五章针对DSP实现的收发两端进行了自环性能测试,测试结果与Matlab仿真结果基本一致,编码和译码模块的时延满足系统要求。同时,针对整个系统全链路实现进行了射频自环测试,测试结果与理论结果一致。最后,第六章对本文的主要工作进行总结与展望。
【关键词】:Turbo码 多核DSP MAP算法 并行译码 SYS/BIOS
【学位授予单位】:电子科技大学
【学位级别】:硕士
【学位授予年份】:2016
【分类号】:TN911.22
【目录】:
  • 摘要5-6
  • ABSTRACT6-15
  • 第一章 绪论15-23
  • 1.1 研究背景和意义15-17
  • 1.1.1 信道编码技术概述15-16
  • 1.1.2 Turbo码的提出16-17
  • 1.1.3 课题研究的意义17
  • 1.2 Turbo码的基本原理17-20
  • 1.2.1 Turbo码的编码结构17-18
  • 1.2.2 Turbo码的译码结构18-20
  • 1.3 Turbo码的研究与应用现状20-21
  • 1.4 本文的研究内容与结构安排21-23
  • 第二章 系统概述与实现需求23-32
  • 2.1 系统概述23-25
  • 2.2 系统硬件实现平台25-31
  • 2.2.1 TMS320C6678简介27-28
  • 2.2.2 TI SYS/BIOS与多核开发架构28-31
  • 2.3 硬件实现的系统需求31
  • 2.4 本章小结31-32
  • 第三章 TURBO码设计32-57
  • 3.1 分量码的选择32-34
  • 3.2 交织器的选择34-37
  • 3.3 迭代次数的选择37-38
  • 3.4 编码长度的选择38-40
  • 3.5 译码算法及其选择40-46
  • 3.5.1 MAP算法40-42
  • 3.5.2 Log-MAP算法42-44
  • 3.5.3 Max-Log-MAP算法44
  • 3.5.4 复杂度分析与性能仿真44-46
  • 3.6 编码速率对Turbo码性能的影响46-47
  • 3.7 Turbo码分块译码原理与仿真分析47-53
  • 3.7.1 简单分块译码48-49
  • 3.7.2 重叠分块译码49-51
  • 3.7.3 边界状态迭代分块译码51-53
  • 3.8 系统全链路下Turbo码的性能仿真53-56
  • 3.9 本章小结56-57
  • 第四章 TURBO码多核DSP实现57-77
  • 4.1 发送端DSP设计与实现57-61
  • 4.1.1 RSC编码器设计与实现58-59
  • 4.1.2 交织器设计与实现59-60
  • 4.1.3 编码模块复杂度分析60-61
  • 4.2 接收端DSP设计与实现61-73
  • 4.2.1 主核Task设计与实现62-65
  • 4.2.2 从核Task设计与实现65-67
  • 4.2.3 IPC(Message Q)设计与实现67-68
  • 4.2.4 多核同步设计与实现68-69
  • 4.2.5 子块译码模块实现69-72
  • 4.2.6 译码模块复杂度分析72-73
  • 4.3 缓存一致性维护73-74
  • 4.4 DSP代码的优化74-76
  • 4.5 本章小结76-77
  • 第五章 DSP平台与全链路测试结果77-82
  • 5.1 DSP自环测试结果77-79
  • 5.2 系统全链路测试结果79-81
  • 5.3 本章小结81-82
  • 第六章 总结与展望82-83
  • 6.1 全文总结82
  • 6.2 后续工作展望82-83
  • 致谢83-84
  • 参考文献84-87
  • 攻读硕士学位期间取得的成果87-88

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