超宽带通信用时钟数据恢复电路的研究

发布时间：2018-09-17 17:33

【摘要】：人体穿戴式健康监护与遥测系统是未来医疗领域发展的重要趋势之一,这种穿戴式系统需要满足便携化、远程化和实时性的要求。超宽带(UWB)具有传输速率高、消耗电能小、架构简单等突出特点。利用UWB的优势通过信道建模与系统设计,建立一种新的可穿戴式无线体域网(WBAN)用UWB通信体制,并将系统集成到芯片中才能更好地满足穿戴式系统的需要。因此,本文首先综合考虑了接收机的架构、分支数、收发机天线角度、接收机的判决方式等,通过MATLAB仿真人体信道的冲激响应,确定如何合理地选用相干接收机结构,以降低BER。其次利用Verilog-A进行了基于锁相环(PLL)的CDR行为级建模,将电源的随机噪声,电荷泵充放电电流的大小和时间不匹配等非理想因素考虑进来。在电路级别设计时,本文分别进行了一种低噪声亚谐波注入锁定环形振荡器和全速率双环路带外参考时钟架构的CDR电路设计,前仿真,版图设计,后仿真及流片测试。为了验证上述理论与设计,做了两批次的流片,一是注入锁定环形振荡器和作为参考的标准环形振荡器两颗芯片,二是CDR系统芯片。测试表明所提出的注入锁定在中心频率为1GHz时,展现出的相位噪声为-112.37dBc/Hz@1MHz,在供电电压为1.8V时除去测试用的缓冲驱动单元,振荡器消耗电流为8mA.相比同批次流片作为参考的标准环形振荡器,相位噪声提高16.07dBc/Hz。在CDR系统芯片测试时,输入非归零码(NRZ)速率为250Mbps时,在有环路反馈作用和注入锁定作用的闭环情况下,恢复时钟的均方根抖动为2ps,相比开环情况下的时钟均方根抖动,性能提高了6ps。抖动与眼图等综合测试结果验证了所提出的注入锁定CDR。
[Abstract]:Human wearable health monitoring and telemetry system is one of the important trends in the future medical field. This wearable system needs to meet the requirements of portable, remote and real-time. Ultra-wideband (UWB) (UWB) is characterized by high transmission rate, low power consumption and simple architecture. Through channel modeling and system design, a new UWB communication system for wearable wireless body area network (WBAN) is established by using the advantages of UWB, and the system is integrated into the chip to better meet the needs of wearable system. Therefore, in this paper, the architecture of receiver, number of branches, antenna angle of transceiver and decision mode of receiver are considered synthetically. Through MATLAB simulation of impulse response of human body channel, how to select coherent receiver structure reasonably is determined to reduce BER.. Secondly, Verilog-A is used to model the CDR behavior level based on phase-locked loop (PLL). The non-ideal factors, such as random noise of the power supply, the mismatch of charge pump charge and discharge current and time, are taken into account. In the circuit level design, a low noise subharmonic injection locked ring oscillator and a full-rate double-loop out-of-band reference clock architecture are designed for CDR circuit design, pre-simulation, layout design, post-simulation and chip testing. In order to verify the above theory and design, two batches of wafers are made, one is injection-locked ring oscillator and the other is standard ring oscillator chip, the other is CDR system chip. The test results show that the phase noise of the proposed injection is -112.37dBc / HzR 1MHz when the center frequency is 1GHz, and the buffer drive unit is removed at 1.8 V, and the current consumption of the oscillator is 8 Ma. Compared with the standard ring oscillator with the same batch of wafers, the phase noise is increased by 16.07 dBc / Hz. In the CDR chip test, when the input non-return-to-zero code (NRZ) rate is 250Mbps, the RMS root jitter of the recovery clock is 2psunder the closed-loop condition of loop feedback and injection locking, compared with the open-loop clock RMS jitter. The performance is improved by 6 ps. The combined test results of jitter and ophthalmogram verify the proposed injection-locked CDR..
【学位授予单位】：桂林电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN925;TN402

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本文编号：2246628