基于FPGA的100Gbps光传输数字信号处理器验证平台设计

发布时间：2017-03-22 20:06

  本文关键词：基于FPGA的100Gbps光传输数字信号处理器验证平台设计，，由笔耕文化传播整理发布。

【摘要】：目前光纤通信中骨干网传输带宽以每年50%以上的速度增长,而且100Gbps与40Gbps光模块设备的成本差异远小于40Gbps与10Gbps光模块设备,骨干传输网要求支持100Gbps传输的呼声也越来越强烈,因此100Gbps是一个明确的发展方向。而100Gbps光模块中,最重要的部分为DSP部分,在第一代具备硬判决能力的100Gbps DSP芯片中所包含的逻辑门电路数已超过了7000万门,而对于最新的具备软判决能力的100Gbps DSP芯片,其中的门电路数甚至超过1亿3000万门,并采用差分模式进行长光纤传输,每路最高可处理32Gbps速率的数据。如此高难度的芯片能否成功大规模主要取决于其性能、稳定性以及鲁棒性是否达到预期效果。而结合实际情况实现一套用于该芯片的验证测试平台势必成为关键问题。由于芯片本身要求逻辑资源庞大,数据流量大,时钟频率高,若不做任何修改直接利用FPGA来进行系统级验证,物料成本和人力成本将非常昂贵,并且ASIC与FPGA逻辑设计是不同的,加上单片FPGA资源和高速接口的限制,ASIC芯片对应的设计需要切割成多片FPGA用并行的方式实现,这将会增大代码开发和维护难度,验证的难度也会增大。本文则参照真实系统,模仿真实的环境,通过降低符号速率但不改变实现芯片算法的方式,在FPGA上搭建整个系统的验证平台,该平台主要有两部分组成,硬件单板和可调可测逻辑部分。该验证系统的数据来源于真实的信道,具备不同模式的调节功能。在验证工作中从芯片真实应用场景出发,制订了详细的验证计划,并搭建高度可调可测的验证平台,在验证平台的自检方面,使用真实信道的业务数据进行检验。该验证平台最大的优点在于高度支持多种模式不同环境的真实业务数据验证,并支持单独子系统内关键节点的可调可测,这样可提高测试效率,并准确定位问题。附带的数字域内环功能,可以保证验证平台的准确性,以期得到一个尽可能可靠的验证结果。该平台主要目的在于验证100Gbps DSP芯片的算法是否正确,如果发现问题,可利用该平台及时获取相关数据进行分析并快速有效的定位问题。利用该平台分别验证了100Gbps DSP芯片的性能,稳定性以及鲁棒性。并将结果与算法理想仿真平台结果进行对比,性能要求差损在?0.5db。稳定性则要求长时间拷机,看各个上报指数有无异常。鲁棒性是通过人为模拟各种可能出现的异常情况,看能否在链路恢复正常后,整个系统在规定时间内完全恢复正常。根据之前规划好的实际用例验证,从该验证平台得到的结果表明性能方面该DSP的算法真实性能与理想性能相差+0.3db。稳定性方面在模拟最恶略的真实信道环境下连续拷机24小时,BER统计结果无异常,各上报寄存器均无异常。鲁棒性方面在各种人为制造的各种异常情况下,环境在恢复正常后,系统均能在50ms以内恢复正常。所有结果表明该芯片的各项指标均达到算法期望的需求。
【关键词】：100Gbps数字信号处理器 降速验证 触发抓数
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN929.11;TN911.72
【目录】：

• 摘要5-7
• ABSTRACT7-12
• 符号对照表12-13
• 缩略语对照表13-18
• 第一章 绪论18-22
• 1.1 论文选题及背景18-20
• 1.2 芯片概述20-21
• 1.3 论文内容安排21-22
• 第二章 100GBPS DSP系统结构22-30
• 2.1 系统结构简介22-23
• 2.2 各个模块功能描述23-29
• 2.2.1 CPU接口子系统功能23
• 2.2.2 DSP预处理子系统功能23
• 2.2.3 TPC编码子系统功能（发端）23-24
• 2.2.4 TPC解码子系统功能（收端）24
• 2.2.5 DSP预处理子系统功能24-26
• 2.2.6 CEQU粗均衡子系统功能26-27
• 2.2.7 CDR时钟恢复子系统功能27
• 2.2.8 CMA恒摸算法子系统功能27-28
• 2.2.9 FPC频偏相偏校正子系统功能28
• 2.2.10 MLSE强滤波子系统功能28
• 2.2.11 SYN同步子系统功能28
• 2.2.12 OTUXT子系统功能28-29
• 2.2.13 OTUXR子系统功能29
• 2.3 100Gbps DSP接口需求29
• 2.4 本章小结29-30
• 第三章 100Gbps DSP的降速验证平台方案30-72
• 3.1 验证原理30-32
• 3.2 与实际验证环境的区别32
• 3.3 降速验证平台功能分析32-36
• 3.4 降速验证平台单板方案36-47
• 3.4.2 控制单元37-38
• 3.4.3 ADC单元38-39
• 3.4.4 FPGA单元39-47
• 3.5 降速验证平台可调可测部分逻辑方案47-70
• 3.5.2 验证平台中逻辑部分DST设计方案50-61
• 3.5.3 触发条件的产生61-62
• 3.5.4 DST使用流程说明62-68
• 3.5.5 启动和停止68-69
• 3.5.6 异常恢复69
• 3.5.7 样点数据存储搁置及读写方法69-70
• 3.6 本章总结70-72
• 第四章 验证结果分析72-86
• 4.1 性能72-82
• 4.1.1 综合代价72-73
• 4.1.2 背靠背加噪声OSNR~BER性能73
• 4.1.3 CD加噪73-77
• 4.1.4 PMD加噪77-80
• 4.1.5 SOP慢旋转加噪80-81
• 4.1.6 时钟加抖动加噪声81-82
• 4.2 稳定性82-84
• 4.2.1 数字域环回拷机82
• 4.2.2 背靠背不加噪声拷机82
• 4.2.3 CD不加噪声82-83
• 4.2.4 PMD不加噪声83
• 4.2.5 SOP慢旋转不加噪声83-84
• 4.2.6 时钟加抖动不加噪声84
• 4.3 鲁棒性84-85
• 4.4 覆盖率85
• 4.5 本章总结85-86
• 结束语86-88
• 致谢信88-90
• 参考文献90-92
• 作者简介92-93

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