基于Arria10芯片的CPRI实现

发布时间：2020-11-20 01:50

　　 随着移动通信技术的发展,分布式基站在军用及民用通信中的普及变得愈发重要。基于CPRI协议的数据链路作为分布式基站的连接模块,需要具备极高的可靠性及传输速率。面向分布式基站的CPRI协议的提出,可以满足不同组网方式、不同网络传输方式之间灵活变换的需要,保证了数据传输的准确性和扩展性。CPRI数据链路在整个分布式基站中,作为连接射频拉远单元与基带处理单元之间的有效传输模块,重要性不言而喻。本文研究目的是解决以往基于分布式基站设计的数据链路传输速率低、CPRI的帧结构不可自定义等现实问题,结合Arria10芯片可以提供较高传输速率及自定义帧结构的优势,设计一种能够快速组网、链路传输质量稳定的CPRI数据链路。设计内容围绕着射频拉远单元的数据链路模块,详细描述了CPRI链路及外围模块的设计方案,并分为两个阶段进行:第一阶段,定制CPRI IP核,设计上下行数据抽取模块和实现帧传输的AUX接口模块,将抽取的数据进行交织,并自定义一种基于CPRI协议的帧结构;第二阶段,针对外围模块进行详细设计,制定出复位控制模块、寄存器配置模块、时延测量模块、以太网模块及厂商特定信息预留模块,配合CPRI IP核使其编译成功,建立数据链路。为完成本文设计,需要进行文献阅读及验证分析:首先,通过阅读CPRI协议、CPRI IP手册、Arria10数据手册等技术文献,全面地掌握所需技术;其次,通过Quartus Prime软件对CPRI链路进行FPGA设计以及ModelSim软件对子模块进行功能性仿真。验证设计结果需要将CPRI数据链路模块移植到射频拉远单元总模块中进行板级验证,测试结果表明本设计支持分布式基站子系统之间通信,实现了传输速率为2.4576Gbps的CPRI模块,且性能达到预期要求。综上设计阶段与思路,总结表明CPRI数据链路模块已实现设计目标,但是只利用了少部分逻辑资源,Arria10硬件平台可以支持更高传输速率,随着分布式基站系统对该项指标的要求提升,本文设计的CPRI数据链路可以兼容更高的传输速率。
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TN929.5
【部分图文】：

收发器模块结构图

图 2.8 是一个六通道时钟产生模块与网络结构的连接图。图2.8 主时钟与网络结构图FPGA 光纤收发器接口包括从 FPGA 光纤到收发器的时钟信号和从收发器到FPGA 光纤的时钟信号。这些时钟信号使用全局时钟、区域参考时钟和外围时钟网络。如果全局信号设置为关闭，则不会选择前面提到的任何时钟网络。相反，如果全局信号设置为开启，则直接从收发器和 FPGA 结构之间的本地路由选择。发送器通道将并行输出时钟 tx_clkout 转发到 FPGA 结构，以对发送器数据和控制信号进行时钟。接收通道将并行输出时钟 RX 时钟输出转发到 FPGA 结构，以将来自接收端的数据和状态信号时钟到 FPGA 结构中。根据接收器通道配置，并行输出时钟从接收器串行数据或 RX 时钟(在没有速率匹配器的配置中)或 Tx 时钟(在有速率匹

map_tx_data_d1 信号始终比 map_tx_data 信号慢一个时钟周期。map 信号与 aux 信号对应关系如图 3.7 所示。图3.7 上行链路 map 数据与 aux 数据对应关系图下行数据链路对于 CPRI IP 核接收到的信号 aux_rx_data 依据 aux 接口与 map 接口的对应关系依次映射到信号 map0_rx_data 及 map1_rx_data 上。CPRI IP 核输出的帧结构指示信号 aux_rx_seq、aux_rx_z、aux_rx_z 可以指示出对应的天线载波信号。当帧结构指示信号 aux_rx_seq==7’d0&&aux_rx_z==8’d149&&aux_rx_z==8’d255 时，aux_rx_data 接收到的数据映射到 map0_rx_data 信号上；当信号 aux_rx_seq==7’d8&&aux_rx_z==8’d149&&aux_rx_z==8’d255 时，aux_rx_data 接收到的数据映射到 map1_rx_data 信号上。AUX 接口接收到的信号 aux_rx_data 延迟一个时钟周期为信号 aux_rx_data_d1，aux_rx_data_d1<=aux_rx_data，这两个信号依据 aux 接口和 map接口的对应关系，对应到 map0_rx_data 及 map1_rx_data 信号上。对应关系如图 3.8所示。图3.8 下行链路 map 数据与 aux 数据对应关系图
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本文编号：2890758