基于28nm CMOS工艺的自适应锁相环研究与设计
发布时间：2020-11-20 14:36
随着移动通信网络逐渐步入5G网络时代,更高的带宽与数据传输速率要求芯片具有更宽的输入频率范围及更快的工作速度,作为芯片的时钟产生模块,传统锁相环(Phase Locked Loop,PLL)输入频率范围窄、环路带宽固定不变,难以满足各类通信协议的需求。智能设备种类的激增推动芯片应用领域多元化,需要设计性能更优的PLL以满足种类繁多的智能芯片对系统时钟提出的更高的需求。本文设计的自适应PLL可使环路产生与参考频率成比例的恒定环路动态,且几乎独立于分频值、输出频率、工艺、电压和温度(Process Voltage Temperature,PVT)。通过对PLL研究背景的介绍简述PLL的工作原理及分类,对传统PLL及电荷泵锁相环(Charge Pump PLL,CPPLL)进行层层分析,引出自适应PLL的研究意义,阐述自适应PLL的工作原理。根据自适应PLL的应用需求确定设计的自适应PLL的性能指标,并根据性能指标设计PLL的环路参数。本文重点设计了偏置产生电路、启动电路和超前置数型高速可编程分频器。对自适应PLL设计的创新性工作体现在:(1)对于超深亚微米如28nm工艺,工艺尺寸的减小使晶体管参数对工艺偏差和尺寸失配十分敏感,这将导致传统环形压控振荡器(Voltage-Controlled-Oscillator,VCO)相邻延迟单元放大倍数不同,无法顺利放大环路扰动并产生自激振荡。本文设计的为VCO提供合适偏置电压的偏置产生电路,通过在控制电压V_(ctrl)下降到特定值时为环路引入起振所必须的扰动,提高VCO的起振可靠性。采用Monte-Carlo仿真对VCO进行了关于工艺参数的50次抽样统计,仿真结果说明VCO能够可靠地起振。(2)针对传统PLL在VCO起振时开启环路导致预启动时间较长的问题,设计了启动电路,通过预置控制电压V_(ctrl),使V_(ctrl)能在可控的时间内被置为特定值,并对VCO起振后的输出信号进行计数,当计数满特定周期即确定VCO稳定起振时,向鉴频鉴相器(Phase Frequency Detector,PFD)输出指示信号,随后开启PLL环路。利用仿真验证启动电路的功能,结果表明启动电路能够缩短PLL预启动时间,从而缩短PLL的锁定时间。(3)针对传统分频器分频范围有限、分频值不可编程且分频速度较慢的不足,设计了超前置数型高速可编程分频器,通过快速预置各分频模块内部锁存器节点状态的方法进行置数,实现超高速分频,避免因输入时钟频率过高产生寄存器建立时间违规,且编程范围广,可编程实现2至2~N分频值。仿真证明超前置数型高速可编程分频器的输入时钟频率可高达10GHz,分频值范围达到2至2~8。设计采用Global Foundry公司的28nm CMOS工艺,电源电压为1V,使用Spectre对电路进行仿真,仿真结果证明当输入频率范围在25~400MHz内,自适应PLL的环路带宽随参考频率变化,环路动态保持恒定;VCO的输出频率范围为1~6GHz;超前置数型高速可编程分频器的分频值范围为2~2~8;自适应PLL的功耗小于20mW;锁定时间小于6μs。各项结果证明设计的自适应PLL能够满足设计指标。
【学位单位】：辽宁大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TN911.8
【部分图文】：
第 1 章 PLL 基本理论1.1 PLL 工作原理1.1.1 PLL 基本结构图 1-1 所示为基本 PLL 功能框图，鉴相器（Phase Detector，PD）提取参考时钟和反馈信号之间的相位差，并输出与该误差信号成比例关系的信号，该信号经过环路滤波器（Loop Filter，LF）进行滤波，滤波后的信号控制 VCO 输出所需频率和相位的信号。上述三个模块构成了 PLL 的前向回路。分频器（DividerDIV）处理振荡器的输出信号，通常是将振荡器的高频信号分频成较低频信号，将该低频信号作为反馈信号反馈给鉴相器，并与参考时钟比较产生相位误差信号。这就形成了一个非常通用的基本的 PLL 环路系统。
第 1 章 PLL 基本理论数模混合 PLL 由数字电路与模拟电路共同组成。CPPLL 属于数模混合 PLL，其优势在于：静态相位误差低、锁定快、功耗低、设计灵活。通常 CPPLL 中的PFD 与反馈分频器为数字电路，而 CP、低通滤波器（Low Pass Filter，LPF）以及 VCO 为模拟电路。数模混合 PLL 的应用范围最广。1.2 CPPLL 工作原理CPPLL 的系统框图如图 1-2 所示，系统包括 PFD、CP、LPF、VCO 和 DIV。
CPPLL 的系统框图如图 1-2 所示，系统包括 PFD、CP、LPF、VCO 和 图 1-2 CPPLL 系统框图PFD 具有鉴频鉴相功能，检测输入时钟和输出时钟的相位差和频率差差值正比于 PFD 输出 UP 信号或 DN 信号脉冲的宽度，控制 CP 输出与比例的电流脉冲对 LPF 进行充放电，LPF 将电流信号的低频部分转O 的控制电压，控制电压对 VCO 的输出信号进行调整，VCO 的输出信IV 进行 N 分频，降频后的反馈信号再回到 PFD。环路通过闭环负反馈校正，直到反馈信号与参考信号的频率、相位均相同，此时环路锁定。CPPLL 的线性模型如图 1-3 所示。
【参考文献】
本文编号：2891564
【学位单位】：辽宁大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TN911.8
【部分图文】：
第 1 章 PLL 基本理论1.1 PLL 工作原理1.1.1 PLL 基本结构图 1-1 所示为基本 PLL 功能框图，鉴相器（Phase Detector，PD）提取参考时钟和反馈信号之间的相位差，并输出与该误差信号成比例关系的信号，该信号经过环路滤波器（Loop Filter，LF）进行滤波，滤波后的信号控制 VCO 输出所需频率和相位的信号。上述三个模块构成了 PLL 的前向回路。分频器（DividerDIV）处理振荡器的输出信号，通常是将振荡器的高频信号分频成较低频信号，将该低频信号作为反馈信号反馈给鉴相器，并与参考时钟比较产生相位误差信号。这就形成了一个非常通用的基本的 PLL 环路系统。
第 1 章 PLL 基本理论数模混合 PLL 由数字电路与模拟电路共同组成。CPPLL 属于数模混合 PLL，其优势在于：静态相位误差低、锁定快、功耗低、设计灵活。通常 CPPLL 中的PFD 与反馈分频器为数字电路，而 CP、低通滤波器（Low Pass Filter，LPF）以及 VCO 为模拟电路。数模混合 PLL 的应用范围最广。1.2 CPPLL 工作原理CPPLL 的系统框图如图 1-2 所示，系统包括 PFD、CP、LPF、VCO 和 DIV。
CPPLL 的系统框图如图 1-2 所示，系统包括 PFD、CP、LPF、VCO 和 图 1-2 CPPLL 系统框图PFD 具有鉴频鉴相功能，检测输入时钟和输出时钟的相位差和频率差差值正比于 PFD 输出 UP 信号或 DN 信号脉冲的宽度，控制 CP 输出与比例的电流脉冲对 LPF 进行充放电，LPF 将电流信号的低频部分转O 的控制电压，控制电压对 VCO 的输出信号进行调整，VCO 的输出信IV 进行 N 分频，降频后的反馈信号再回到 PFD。环路通过闭环负反馈校正，直到反馈信号与参考信号的频率、相位均相同，此时环路锁定。CPPLL 的线性模型如图 1-3 所示。
【参考文献】
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本文编号：2891564
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