基于ZYNQ的辐射源个体识别技术研究
发布时间：2021-02-02 02:07
辐射源个体识别作为一种利用辐射源信号中有差别的无意调制信息进行辐射源个体分辨的技术,在现代电子战、通信安全、网络安全等领域扮演着重要角色。目前对于该项技术的研究也较为广泛,这些研究虽然大大提高了辐射源个体识别的识别性能,但其在辐射源脉冲信号无意调制信息的充分表征、辐射源异构特征的充分利用、识别算法的硬件实现等方面仍然存在些许不足。为此本文对基于ZYNQ的辐射源个体识别技术展开研究。首先,基于辐射源个体识别中各关键算法验证时对实验数据的需求,本文以预警机雷达APS-145为例,对辐射源发射机中信号无意调制信息的来源进行了分析。据此建模了3个不同个体的仿真辐射源,并于不同信噪比下获取了来自3个不同个体的仿真信号样本。基于AD9361板卡和ZYNQ开发板搭建了半实物辐射源平台,并采集了来自4个不同个体的半实物信号样本。另外还采集了某空基平台3个不同个体的实测信号样本。其次,为寻找更能充分表征辐射源信号中无意调制信息的个体特征,本文从时域、频域和变换域出发,对基于多尺度散布熵、基于双谱和基于波原子变换的辐射源个体特征提取方法进行了研究。通过在各类信号样本下配合经典单核支持向量机的实验,表明多尺...
【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校
【文章页数】：79 页
【学位级别】：硕士
【部分图文】：
AD9361配置模块RTL图
哈尔滨工业大学工学硕士学位论文-19-的形式通过FMC传至FPGA，图2-8为AD9361工作在一发一收模式下采用LVDS、DDR形式传送数据至FPGA的时序图。其中DATA_CLK_P和DATA_CLK_N为差分时钟信号，用于完成传输数据的采集，该信号由AD9361产生；RX_FRAME_P和RX_FRAME_N为差分帧同步信号，用于指示I、Q数据的采集；RX_D[5:0]_P和RX_D[5:0]_N为差分数据信号，用于数字信号的传输。在本文的LVDS、DDR、一发一收模式下，当RX_FRAME为高时，分别于DATA_CLK的前沿和后沿传送I路和Q路的高6位，当RX_FRAME为低时，分别于DATA_CLK的前沿和后沿传送I路和Q路的低6位。图2-8AD9361至FPGA数据传输时序图对于数据接收接的FPGA程序设计，可采用ZYNQFPGA中的IBUFDS模块将各组差分信号转换成单端信号，在使用ILOGIC资源中的IDDR接收模块，完成双边沿数据的采集，并将上升沿数据和下降沿数据整理后，分别输出12位I路信号和Q路信号。该部分FPGA程序的RTL图如图2-9所示。图2-9FPGA接收AD9361数据模块RTL电路图
哈尔滨工业大学工学硕士学位论文-19-的形式通过FMC传至FPGA，图2-8为AD9361工作在一发一收模式下采用LVDS、DDR形式传送数据至FPGA的时序图。其中DATA_CLK_P和DATA_CLK_N为差分时钟信号，用于完成传输数据的采集，该信号由AD9361产生；RX_FRAME_P和RX_FRAME_N为差分帧同步信号，用于指示I、Q数据的采集；RX_D[5:0]_P和RX_D[5:0]_N为差分数据信号，用于数字信号的传输。在本文的LVDS、DDR、一发一收模式下，当RX_FRAME为高时，分别于DATA_CLK的前沿和后沿传送I路和Q路的高6位，当RX_FRAME为低时，分别于DATA_CLK的前沿和后沿传送I路和Q路的低6位。图2-8AD9361至FPGA数据传输时序图对于数据接收接的FPGA程序设计，可采用ZYNQFPGA中的IBUFDS模块将各组差分信号转换成单端信号，在使用ILOGIC资源中的IDDR接收模块，完成双边沿数据的采集，并将上升沿数据和下降沿数据整理后，分别输出12位I路信号和Q路信号。该部分FPGA程序的RTL图如图2-9所示。图2-9FPGA接收AD9361数据模块RTL电路图
本文编号：3013848
【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校
【文章页数】：79 页
【学位级别】：硕士
【部分图文】：
AD9361配置模块RTL图
哈尔滨工业大学工学硕士学位论文-19-的形式通过FMC传至FPGA，图2-8为AD9361工作在一发一收模式下采用LVDS、DDR形式传送数据至FPGA的时序图。其中DATA_CLK_P和DATA_CLK_N为差分时钟信号，用于完成传输数据的采集，该信号由AD9361产生；RX_FRAME_P和RX_FRAME_N为差分帧同步信号，用于指示I、Q数据的采集；RX_D[5:0]_P和RX_D[5:0]_N为差分数据信号，用于数字信号的传输。在本文的LVDS、DDR、一发一收模式下，当RX_FRAME为高时，分别于DATA_CLK的前沿和后沿传送I路和Q路的高6位，当RX_FRAME为低时，分别于DATA_CLK的前沿和后沿传送I路和Q路的低6位。图2-8AD9361至FPGA数据传输时序图对于数据接收接的FPGA程序设计，可采用ZYNQFPGA中的IBUFDS模块将各组差分信号转换成单端信号，在使用ILOGIC资源中的IDDR接收模块，完成双边沿数据的采集，并将上升沿数据和下降沿数据整理后，分别输出12位I路信号和Q路信号。该部分FPGA程序的RTL图如图2-9所示。图2-9FPGA接收AD9361数据模块RTL电路图
哈尔滨工业大学工学硕士学位论文-19-的形式通过FMC传至FPGA，图2-8为AD9361工作在一发一收模式下采用LVDS、DDR形式传送数据至FPGA的时序图。其中DATA_CLK_P和DATA_CLK_N为差分时钟信号，用于完成传输数据的采集，该信号由AD9361产生；RX_FRAME_P和RX_FRAME_N为差分帧同步信号，用于指示I、Q数据的采集；RX_D[5:0]_P和RX_D[5:0]_N为差分数据信号，用于数字信号的传输。在本文的LVDS、DDR、一发一收模式下，当RX_FRAME为高时，分别于DATA_CLK的前沿和后沿传送I路和Q路的高6位，当RX_FRAME为低时，分别于DATA_CLK的前沿和后沿传送I路和Q路的低6位。图2-8AD9361至FPGA数据传输时序图对于数据接收接的FPGA程序设计，可采用ZYNQFPGA中的IBUFDS模块将各组差分信号转换成单端信号，在使用ILOGIC资源中的IDDR接收模块，完成双边沿数据的采集，并将上升沿数据和下降沿数据整理后，分别输出12位I路信号和Q路信号。该部分FPGA程序的RTL图如图2-9所示。图2-9FPGA接收AD9361数据模块RTL电路图
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