基于虚拟仪器的数据链测试模拟器研制

发布时间：2022-01-07 06:08

　　针对传统数据链测试设备功能单一且不易重构的问题,借鉴虚拟仪器模块化的设计思想,设计实现了一种基于美国国家仪器公司（National Instruments,NI）通用软件无线电平台的数据链测试模拟器。该模拟器采用线性调频信号叠加（Sum of Linear Frequency Modulation,SoLFM）的方法高效产生具备连续相位的时变信道衰落,包括瑞利衰落、莱斯衰落和对数正态衰落等,并结合多相滤波思想能够精确模拟数据链长时延的多径传播场景。利用矢量网络分析仪对硬件模拟器输出的信道传递函数和信道冲激响应进行实测验证,并对各支路的随机信道衰落包络分布进行统计验证。实测结果表明,该数据链测试模拟器输出的信道函数和统计分布均与理论值吻合,因而可用于数据链装备的系统优化、验证和性能评估。 

【文章来源】：电讯技术. 2020,60(09)北大核心

【文章页数】：6 页

【部分图文】：

连续相位时变衰落硬件模拟实现

为了验证本文时延模拟的有效性，将系统参数设置为采样率100 MHz、多相滤波器相数100、RAM粗时延100 ns和多项滤波结构精延时8 ns，理论上可以得到108 ns的精确延时。图3为经过高精度长时延模拟后的硬件仿真结果，可以看出仿真值与理论值相吻合，高精度长时延模拟有效。2.3 变速率信道实时叠加模拟

变速率信道实时叠加模拟也是数据链测试模拟器的关键技术之一，可以将衰落因子的影响施加在不同速率的输入信号上。采用Lab VIEW FPGA语言实现变速率信道实时叠加模拟如图4所示，主要包含线性内插、抽头延迟线模型和动态截位三部分的处理运算。由式(1)可以看出，其核心为输入信号与信道衰落模拟模块产生的信道衰落信号之间进行卷积运算，为了实现线性卷积的过程，本模拟器采用了延迟抽头线模型架构。考虑到原始信道衰落信号h(t)速率较低，无法直接与数据链输入信号x(t)进行矩阵运算，需要实时进行线性内插处理，使速率匹配之后利用延迟抽头模型完成实时信道叠加。本文利用Lab VIEW FP-GA语言实现线性内插。假设相邻两个信道衰落序列分别记为h[m I]和h[(m+1) I]，内插后的信道衰落因子为

【参考文献】：
期刊论文
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本文编号：3573972