基于AES算法的抗功耗分析密码芯片的优化设计研究

发布时间：2017-10-04 18:16

  本文关键词：基于AES算法的抗功耗分析密码芯片的优化设计研究

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【摘要】：随着计算机网络技术的飞速发展,信息技术的安全问题越来越受到人们的重视,针对密码芯片的攻击以及防御的研究已经成为当前信息安全的热点研究方向,尤其以功耗攻击为主要手段的旁路攻击技术对密码芯片构成了严重威胁。AES加密算法是密码芯片的首选加密标准,为了适用于资源受限的应用场合,为密码芯片设计一种低成本、抗功耗攻击的AES加密解密电路具有重要意义。论文的主要工作是在普通AES加密和解密电路的基础上,基于随机掩码技术,研究抗功耗攻击的S-盒、轮变换和加解密电路的小面积设计方法,并设计实现低成本的全掩码AES加解密电路。论文首先基于功耗分析的原理,设计实现了一款差分功耗攻击平台,成功对普通AES加密电路进行了有效攻击,为全掩码AES加解密电路的硬件实现提供了验证基础。其次,针对复合域掩码S-盒,通过直接实现GF(24)域掩码运算的方式,在新的不可约多项式下,研究了不同的基、系数和根对电路的性能影响,并提出了一种基于延时感知的掩码S-盒的优化设计方法,对电路的面积和延时进行优化。针对现有的全掩码轮变换电路硬件资源需求大的问题,通过将加密和解密过程中的掩码字节替换和掩码列混淆运算分别进行合理复用,提出了一种小面积的加解密全掩码轮变换电路结构。最后,基于复用结构的全掩码轮变换电路和掩码密钥扩展运算,设计了一种结构紧凑的小面积全掩码AES加解密电路。基于Synopsys DC综合工具和SMIC 0.18μm工艺库,对设计并优化的全掩码AES加解密复用电路进行了综合,在10MHz的工作频率下,电路的面积为406742.22μm2,比优化前减少了27.3%。基于论文中设计的差分功耗攻击平台,分别以初始轮密钥加运算的输出和首轮S-盒的输出为攻击目标,进行DPA攻击实验,无法成功获取密钥。实验结果表明,论文所设计的全掩码AES加解密复用电路在保证抗DPA性能的前提下,减少了对硬件资源的需求,对解决安全密码芯片设计中空间资源约束的问题具有重要意义。
【关键词】：AES算法 掩码 功耗攻击 DPA 面积优化
【学位授予单位】：南京航空航天大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN918.4
【目录】：

• 摘要4-5
• ABSTRACT5-12
• 缩略词12-13
• 第一章 绪论13-23
• 1.1 研究背景13-15
• 1.2 全掩码AES电路的硬件实现的研究现状分析15-21
• 1.2.1 AES算法的硬件实现16-19
• 1.2.2 掩码S-盒19-20
• 1.2.3 全掩码轮变换20
• 1.2.4 全掩码AES加解密电路20-21
• 1.3 本文主要研究内容21
• 1.4 论文结构安排21-23
• 第二章 功耗攻击原理及功耗攻击平台的设计与实现23-40
• 2.1 功耗攻击的原理23-27
• 2.1.1 功耗攻击的物理基础23-24
• 2.1.2 简单功耗攻击SPA24-25
• 2.1.3 差分功耗攻击DPA25-27
• 2.1.4 高阶差分功耗攻击HODPA27
• 2.2 功耗攻击平台的设计与实现27-39
• 2.2.1 功耗攻击平台的结构设计28-33
• 2.2.2 功耗攻击平台的实现33-39
• 2.3 本章小结39-40
• 第三章 高性能掩码S-盒的研究与设计40-66
• 3.1 S-盒的掩码技术40-42
• 3.1.1 布尔掩码技术40-41
• 3.1.2 乘法掩码技术41
• 3.1.3 复合域掩码技术41-42
• 3.2 基于复合域运算的掩码S-盒设计与实现42-61
• 3.2.1 复合域掩码S-盒的结构设计42-44
• 3.2.2 基于复合域的掩码求逆电路的设计44-50
• 3.2.3 基于复合域的掩码映射矩阵电路的设计50-52
• 3.2.4 掩码S-盒的面积优化52-61
• 3.3 综合结果61-63
• 3.4 安全性分析63-65
• 3.4.1 安全性的理论分析63-64
• 3.4.2 实验与验证64-65
• 3.5 本章小结65-66
• 第四章 高性能全掩码轮变换的设计与实现66-80
• 4.1 总体设计方案66-67
• 4.2 分模块设计67-74
• 4.2.1 掩码字节替换复用结构设计68
• 4.2.2 掩码行移位结构设计68-69
• 4.2.3 掩码列混淆复用结构设计69-73
• 4.2.4 加解密复用的全掩码轮变换顶层模块结构设计73-74
• 4.3 功能验证与综合结果74-77
• 4.3.1 功能验证74-76
• 4.3.2 综合结果76-77
• 4.4 安全性分析77-79
• 4.4.1 安全性的理论分析77-78
• 4.4.2 实验与验证78-79
• 4.5 本章小结79-80
• 第五章 高性能全掩码AES加解密电路的设计与实现80-95
• 5.1 总体设计方案80
• 5.2 分模块设计80-88
• 5.2.1 全掩码轮变换复用结构设计81
• 5.2.2 掩码密钥扩展复用结构设计81-85
• 5.2.3 全掩码AES加解密电路的辅助模块设计85-87
• 5.2.4 全掩码AES加解密电路的控制器设计87-88
• 5.3 功能验证与综合结果88-91
• 5.3.1 功能验证88-90
• 5.3.2 综合结果90-91
• 5.4 安全性分析91-94
• 5.4.1 安全性的理论分析91-92
• 5.4.2 实验与验证92-94
• 5.5 本章小结94-95
• 第六章 总结与展望95-96
• 参考文献96-101
• 致谢101-102
• 在学期间的研究成果及发表的学术论文102-103
• 附录A GF(24)域的运算公式103-104
• 附录B GF(24)域的掩码运算公式104-106
• 附录C 采用DACSE算法对掩码运算进行优化106-109

【参考文献】

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本文编号：972114