高线性度全差分四阶ΣΔ微加速度计接口ASIC

发布时间：2017-12-28 06:39

本文关键词：高线性度全差分四阶ΣΔ微加速度计接口ASIC　出处：《传感技术学报》2016年06期 　论文类型：期刊论文

【摘要】：为了降低电容式Sigma-Delta(ΣΔ)微机械(MEMS)加速度计的量化噪声,减小开关电荷注入和衬底噪声共模干扰,减小谐波失真,设计了一种全差分四阶ΣΔ加速度计的接口专用集成电路(ASIC)。提出了一种简单、有效的全桥平衡结构,减小了驱动信号变化时,运放输入共模的变化对电路的干扰;提出了双侧反馈结构,大大提高了系统线性度。设计完成了电荷积分器、全差分前置补偿电路、二阶积分器等电路。采用0.5μm两层金属两层多晶n阱CMOS工艺流片,测试结果显示:闭环系统噪声密度为75μg/Hz~(1/2),系统灵敏度为1.32 V/gn,非线性度0.085%,功耗40 m W。结果显示本次设计满足微加速度计接口电路的设计要求。
[Abstract]:In order to reduce the quantization noise of capacitive Sigma-Delta (sigma delta) micromachined (MEMS) accelerometer, reduce switch mode charge injection and substrate noise common mode interference and reduce harmonic distortion, a fully differential four level sigma delta accelerometer's interface integrated circuit (ASIC) is designed. A simple and effective full bridge balance structure is proposed, which reduces the interference of the common mode of input and output on the circuit when the driving signal changes, and proposes a bilateral feedback structure, which greatly improves the linearity of the system. The design has completed the charge integrator, the full differential pre compensation circuit, the two order integrator and so on. The 0.5 m two layer two layer metal polycrystalline N well CMOS process, the test results show that the closed-loop system noise density is 75 g/Hz~ (1/2), the sensitivity of the system is 1.32 V/gn, nonlinearity 0.085%, power 40 m W. The results show that the design meets the design requirements of the micro accelerometer interface circuit.
【作者单位】：哈尔滨工程大学信息与通信工程学院;
【基金】：国家自然科学基金项目(61306142) 黑龙江省自然科学基金项目(QC2014068)
【分类号】：TH824.4
【正文快照】： 加速度计是一种可以将加速度物理信号转化成能够测量的电信号的仪器,具有μg水平高精度加速度计被广泛应用于导航、制导、空间微重力测量,以及自动化工业中[1]。当前很多惯性传感器的应用要用到计算机、微处理器和其他的一些数字器件,为了能够在数字领域处理信号,有必要将模数

【参考文献】