具有SLA结构的12位并行计数器架构的设计

发布时间：2024-04-15 05:29

　　针对高速电路中的高工作频率,低功耗且避免产生毛刺的需求,设计了的具有SLA结构的12位高速并行计数器。SLA结构使得工作频率相比于传统计数器更高,且避免产生毛刺。触发器是使用13个晶体管来实现的TSPC型D触发器,它所含晶体管数目少且速度快。该设计使用80 nm CMOS工艺,Cadence Virtuoso和HSPICE实现。结果表明:设计的计数器最差情况下工作频率为1.03 GHz,平均功耗为169.13μW。

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【部分图文】：

图1传统主从D触发器

在时序逻辑电路中,基本存储元件是触发器,它可以在脉冲的上升沿或下降沿存储数据。传统的主从D触发器设计使用8个NAND门和一个反相器[6],如图1所示。传统D触发器所含晶体管数目很多,使得其面积太大,所以需要设计一个含有少数目晶体管的D触发器,因此设计选择了正边沿触发TSPC(tr....

图2TSPC型D触发器

传统D触发器所含晶体管数目很多,使得其面积太大,所以需要设计一个含有少数目晶体管的D触发器,因此设计选择了正边沿触发TSPC(truesingle-phaseclock)触发器。除此之外,TSPC触发器还具有功耗低和工作速度快的优点,但是缺点是有电荷共享现象且容易产生毛刺。本....

图3具有SLA结构的12位并行计数器的功能框图

本文提出的12位计数器的并行计数器架构如图3所示。主要结构包括SLA路径(虚线框内所有逻辑)和计数路径(在虚线框外的所有逻辑)[8],将计数器设计为单模式计数器,它通过固定的顺序排列一组预先指定的计数状态,其中计数状态依次表示计数器值。计数器被划分为统一的3位同步计数模块。使用来....

图6时序图分析

图6为图3中12位计数器的时序图,图6中的每个信号均在图3中表示出来,由于Q11Q10Q9跳变周期太长,因此只显示了前九位计数输出,开始计数状态为111110011(Q8～Q0),然后以111111111(Q8～Q0)计数状态结束的9个后续计数。假设所有模块的访问时间相等都为TM....

本文编号：3955805