便携式高速数据采集与波形回现系统的设计与实现

发布时间：2017-10-26 15:49

  本文关键词：便携式高速数据采集与波形回现系统的设计与实现

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【摘要】：随着数字系统的飞速发展,超高速数据流已成为现代数字系统的一个主要特征。伴随着信号频率的不断上升,数字系统的前端就需要用到高速,甚至超高速的数据采集系统来对信号进行采样以实现对信号的传输。随着越来越多的应用场合,如野外作业场地和设备生产现场,希望在对信号进行采集后可以直接回现出原信号,以便直接对信号进行分析和观察等,因此便携式数据采集及波形回现系统就有了一定的发展空间。本论文设计并实现了一种硬件结构简单、稳定性高、精度高、功耗低的高速数据采集及波形回现系统,包括硬件平台的设计和Verilog HDL(Verilog Hardware Design Language,Verilog硬件编程语言)语言编程。系统采用FPGA(Field Programmable Gate Array,现场可编程门阵列)+随机等效采样的结构来实现,不仅能对高速信号进行采样,还可直接重构出被采样信号。本文的主要研究内容如下所述:首先对现有的数据采集方法进行分析,确定了系统的数据采集方案:采用实时采样和随机等效采样结合的工作方式。当信号频率较低时使用实时采样,当信号频率较高时使用随机等效采样。实时采样可直接进行,无需对采样数据进行额外的处理便可直接恢复出原信号;而随机等效采样则需要一定的触发采样过程和信号处理过程才可实现对原信号的重构,因此本设计的研究重点将放在随机等效采样的实现上。对随机等效采样而言,使用中等采样速率的AD(Analog to Digital,模数变换)芯片即可达到较高的等效采样率,这不仅减小了实现难度,还可避免使用GSPS级别采样率的芯片,以免信号频率过高,产生串扰、干扰、抖动等现象从而影响系统工作的稳定性。随后,对随机等效采样的两个关键技术:短时间测量和波形重构技术做了介绍。重点研究了现有的短时间测量方法,分析了其优缺点,以便最终可与本设计使用的时间测量方法进行对比,突显它的优越性。其次根据制定好的数据采集方案设计了硬件平台。采用FPGA作为系统的主控制器和运算器来协调各模块的工作,完成对各模块的控制及数据交换,同时实现随机排序算法。分别以比较器、AD采样芯片、DA(Digital to Analog,数模变换)转换芯片为核心完成了触发电路、模数转换模块和数模转换模块的电路设计。给出了系统电源模块的详细设计,讲述了系统的PCB(Printed circuit board,印刷电路板)布局布线。然后将系统划分为更具体的模块,详细介绍了各模块的实现原理。以实现随机等效采样为主,使用Verilog HDL语言实现了模块化的结构,完成了触发整形模块、短时间测量模块和波形重构等模块的编程。同时使用嵌入式逻辑分析仪Signal Tap II对各模块的重要信号进行分析,结合仿真结果来详细讲述各模块的实现原理和实现过程。其中,短时间测量模块通过使用一种新型时间测量方法——状态法来测量时间,该方法无需额外硬件开销即可达到纳秒级的测量精度。在波形重构时优化了随机排序算法,进一步提高了系统的性能。因此,新型的时间测量方法和优化后的随机排序算法是本设计的两个亮点。最后,通过给系统提供输入信号并对其进行采样,再使用示波器观察重构出的波形即可验证本文设计的高速数据采集与波形回现系统是否能够满足系统的指标要求。文章结尾对本文的工作进行了总结,指出了设计上的不足之处,并展望了下一阶段的具体工作,以期对系统做出改进。
【关键词】：高速数据采集 FPGA 随机等效采样 短时间测量 随机排序算法
【学位授予单位】：杭州电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP274.2
【目录】：

• 摘要5-7
• ABSTRACT7-11
• 第1章 绪论11-15
• 1.1 课题研究背景及意义11-13
• 1.1.1 高速数据采集概述11
• 1.1.2 数据采集发展现状11-12
• 1.1.3 课题研究意义12-13
• 1.2 系统技术指标及课题研究任务13
• 1.2.1 技术指标13
• 1.2.2 课题研究任务13
• 1.3 论文主要内容及结构安排13-15
• 第2章 数据采集方案的制定及其关键技术研究15-27
• 2.1 数据采集方案分析15-21
• 2.1.1 实时采样15-16
• 2.1.2 等效采样16-21
• 2.1.3 系统数据采集方案21
• 2.2 随机等效采样的关键技术21-26
• 2.2.1 短时间测量技术21-25
• 2.2.2 波形重构技术25-26
• 2.3 本章小结26-27
• 第3章 系统硬件平台设计27-41
• 3.1 系统设计方案及主要芯片选型27-33
• 3.1.1 控制模块27-29
• 3.1.2 触发模块29-30
• 3.1.3 采样模块30-32
• 3.1.4 测时模块32
• 3.1.5 存储模块32
• 3.1.6 重构模块32-33
• 3.2 系统硬件电路设计33-38
• 3.2.1 系统硬件构成33-34
• 3.2.2 触发电路34-35
• 3.2.3 模数转换电路35
• 3.2.4 数模转换电路35-36
• 3.2.5 电源模块36-38
• 3.2.6 其他外围电路38
• 3.3 PCB布局布线38-40
• 3.4 本章小结40-41
• 第4章 系统的FPGA实现及测试结果41-60
• 4.1 随机等效采样模块构成41-42
• 4.2 时钟模块42-44
• 4.2.1 时钟模块概述42-43
• 4.2.2 时钟模块的FPGA实现43-44
• 4.3 ADC控制模块44-45
• 4.4 触发整形模块45-46
• 4.4.1 触发整形模块概述45
• 4.4.2 触发整形模块的FPGA实现45-46
• 4.5 数据暂存模块46-49
• 4.5.1 数据暂存模块概述46-47
• 4.5.2 数据暂存模块的FPGA实现47-49
• 4.6 短时间测量模块49-53
• 4.6.1 短时间测量模块概述49-51
• 4.6.2 短时间测量模块的FPGA实现51-53
• 4.7 波形重构模块53-57
• 4.7.1 波形重构模块概述53-54
• 4.7.2 波形重构模块的FPGA实现54-57
• 4.8 系统测试结果57-59
• 4.9 本章小结59-60
• 第5章 总结与展望60-62
• 5.1 本文工作总结60
• 5.2 对后续工作的展望60-62
• 致谢62-63
• 参考文献63-66
• 附录66-70

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