BEPCII直线加速器数字延时触发器的设计与实现

发布时间：2023-02-09 09:39

　　针对北京正负电子对撞机II期(BEPC II)直线加速器升级改造过程中束流位置探测器(BPM)电子学对外部触发信号的需求,设计了一台高精度延时控制、上升时间短和参数灵活调节的数字延时触发器。采用FPGA(现场可编程门阵列)作为主控制器展开设计,重点介绍了基于FPGA的边沿检测模块和多通道延时处理模块的设计与仿真,描述了FPGA和驱动电路的设计方案以及在直线加速器上的应用。经测试,延时可调范围4 ns～4μs,最小步进4 ns,步进误差0.125%;上升时间2 ns,延时抖动135.4 ps。

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本文编号：3738659