高速串行链路中自适应均衡器的研究与设计

发布时间：2022-09-29 12:14

　　随着集成电路制造工艺持续进步,对数据传输速率的要求大幅提高。串行技术在对比并行传输上有着抗干扰能力强,速率高,且成本低等优点,工业控制、汽车或是航天航空领域下大多采用串行传输。但串行链路在高传输速率下,会由于信道的衰减、串扰以及反射等信号完整性问题而在产生信道损耗。通过对国内外航空领域与工业领域的调研可知,FAA、EASA等发布的相关文件中要求在电路设计层面改善其所带来的问题,工业领域对信号完整性的研究更是越来越重视,所以补偿信道中的由于信号完整性问题带来的损耗越来越重要。本文对高速串行链路中的信号完整性问题进行建模分析。接着,对高增益均衡器进行了研究,提出了加入共源共栅型结构构成双零点补偿的方法,以及研究了自适应环路的设计。文中使用的工艺为TSMC 130nm CMOS工艺,设计了最高速率为6.25Gb/s,应用于接收端的高速自适应均衡器。整个电路主要包含三个部分:均衡器部分,自适应环路部分与输出缓冲部分。最后经过观察输出点的眼图可知,6.25Gb/s的伪随机信号通过信道后,信号的质量损耗得十分严重,眼图睁开度几乎为0,已基本闭合。所设计的均衡器经级联仿真可得,本文设计的自适应均衡器... 

【文章页数】：95 页

【学位级别】：硕士

【部分图文】：

第一代分布式时钟的通讯系统

为源同步时钟

高速串行链路传输系统[1]

【参考文献】：
期刊论文
[1]采用0.18μm CMOS工艺的高速模拟自适应判决反馈均衡器[J]. 展永政,胡庆生.  浙江大学学报(工学版). 2019(12)
[2]一款基于码型检测SS-LMS算法的自适应均衡接收器[J]. 冯琪琛,俞剑,徐烈伟,陈更生.  复旦学报(自然科学版). 2019(04)
[3]高速PCB信号完整性分析及硬件系统设计中的应用分析[J]. 伍颖,邓孟辉,匡代璋,唐毓豪.  中国新通信. 2018(05)
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博士论文
[1]基于纳米工艺的高速自适应均衡技术的研究与实现[D]. 张明科.东南大学 2015
[2]CMOS高速串行数据接收器的研究和设计[D]. 黄林.复旦大学 2005

硕士论文
[1]CMOS密勒补偿跨导放大器的分析与设计[D]. 高瑜宏.中北大学 2018
[2]10Gbps跨背板高速串行链路信号完整性研究[D]. 郑元元.上海交通大学 2017
[3]基于40nm的10Gbps低功耗自适应均衡器的研究与设计[D]. 李双雨.国防科学技术大学 2016
[4]0.18μm CMOS 6.25Gb/s模拟自适应均衡器的研究与设计[D]. 赵宗良.南京邮电大学 2014
[5]10Gbps SerDes中的高速接口设计[D]. 黄灿灿.电子科技大学 2014
[6]信号完整性对雷达对抗系统的影响[D]. 王雪茹.西安电子科技大学 2014
[7]基于多核DSP的双通道图像彩色融合系统[D]. 邓潺.中国科学院研究生院（西安光学精密机械研究所） 2013
[8]光纤接入网中CMOS单片集成光接收芯片的研制[D]. 陈伟.厦门大学 2009
[9]高速LVDS收发器的研究与设计[D]. 谢詹奇.上海交通大学 2008



本文编号：3682571