基于预获取时钟信息方法的后端快速设计
发布时间：2021-11-09 14:10
随着工艺尺寸降低,芯片规模变大,电路的复杂度变得越来越高,为了满足芯片时序、功耗和面积的要求,迭代次数增加,设计周期延长。芯片设计的周期直接决定了其在市场上的竞争力,由于时钟信号是数字系统中最为重要的部分,时钟树的实现又占据了设计周期中大量比例,所以在保证设计质量的情况下加速芯片设计的速度尤其是加速时钟树实现的速度变得愈发重要。本文从芯片的设计流程出发,提出了一种结合前端代码在物理实现阶段之前提前获取时钟信息的快速设计方案。首先,在时钟树实现之前,结合设计需求快速产生约束并自动综合,并在此基础上自动产生时钟规格文件,时钟结构图等辅助信息,同时结合输入输出端口之间数据流的关系自动确定合适的端口位置。其次,在时钟综合过程中,根据建立的自动选择时钟结构模型和设计中能使用的金属层数以及目标单元利用率选择合适的结构来实现时钟。最后,在时钟树实现之后,结合已经确定好的时钟结构,通过对时序库和时序报告的分析能自动产生工具可以直接使用的修复时序违例的命令,其中利用有用偏斜原理对时钟路径上的修复尤为重要。通过对无流水处理器的实现显示快速设计方法能自动完成物理实现过程中的多个步骤,比如能自动产生逻辑综合约...
【文章来源】：西安理工大学陕西省
【文章页数】：59 页
【学位级别】：硕士
【部分图文】：
VLSI的后端设计流程
3Pre-CTS阶段的快速设计93Pre-CTS阶段的快速设计上一章对本文所涉及的后端设计流程和时钟树综合原理的基本概念进行了阐述。本章在分析数字集成电路设计过程中约束条件及数据流的基础上，讨论根据设计目标的性能指标要求，自动生成约束条件的方法。在此基础上，介绍Pre-CTS阶段的快速设计。Pre-CTS阶段的快速设计包括实现Pre-CTS阶段快速设计方法的理论基础，快速产生综合约束与自动综合，自动产生时钟信息文件以及根据数据流快速确定端口位置内容。3.1实现Pre-CTS阶段快速设计方法的理论基础如图3-1是在整个数字电路设计过程中，前后端的设计与实现需要信息交互的部分，包括需要根据前端提供的约束需求产生综合约束，需要根据设计中的数据流得到数据流图，最后产生摆放端口的物理约束，以及根据设计中的时钟结构图产生时钟综合约束和根据前端提供的时钟规格文件来实现时钟综合。图3-1数字电路设计过程中前后端设计之间的信息交互Figure3-1Informationinteractionbetweenfront-endandback-enddesignandimplementationinthedesignofdigitalcircuits其中synopsys公司的综合工具Designcompiler支持的时序约束文件是标准设计文件SDC（SynopsysDesignConstraints），标准设计文件SDC是设计中逻辑需要满足的时序约束。其包括时钟定义、延时定义、驱动定义和特殊路径约束。表3-1给出了各时序约束内容和相关命令的具体含义。其中，时钟定义主要描述了设计中的主时钟、分频时钟的周期、产生端口和占空比等时钟重要信息；延时定义给出了输入、输出端口的延时约束；驱动定义则给出输入输出端口的驱动负载约束。除此之外，对于一些特殊的设计，还需要根据设计的具体情况设定多周期检查路径、伪路径以及最大延迟时间和最小延迟时间等约束[21]。
3Pre-CTS阶段的快速设计11才能完成时钟树的合理布局。针对逻辑综合，通过对约束命令分析可知，所有命令都可以抽象为命令的类型、内容和对象。在此，类型是指命令类型，命令内容为各个约束可能存在的约束值。以创建时钟的命令为例，周期、占空比、时钟名等即为命令的内容。而对象则代表来源模块和施加模块，创建时钟约束时该时钟的具体端口则为命令的约束对象。因此，只要能够设置命令的约束内容、约束对象和类型，就可以利用脚本自动生成各个命令，并在此基础上完成整个的逻辑综合过程。通过对代码的分析，可以自动提取设计对象的数据流信息，同时根据外部输入的端口摆放需求，即可快速得到合适的端口位置，根据这一原理可以直接产生摆放端口的物理约束。而时钟树输入时需要的相关时钟信息，可以通过对门级网表、逻辑约束或者EDA工具生成的输出文件的分析，依据其自身特定的规律自动生成。接下来，将详细描述约束条件、数据流信息和时钟信息的自动获取方法，并给出基于此的快速设计方法。图3-2Pre-CTS阶段的设计流程图Figure3-2Pre-CTSstagedesignflowchart
【参考文献】：
期刊论文
[1]智能家电有了国产自主高性能芯片[J]. 日用电器. 2019(04)
[2]美国DARPA电子复兴计划的解读及启示[J]. 韩芳. 中国集成电路. 2019(Z1)
[3]Multi-Tap FlexHtree在高性能CPU设计中的应用[J]. 彭书涛,黄薇,边少鲜,杜广山. 电子技术应用. 2018(08)
[4]中国集成电路的发展现状与发展建议[J]. 明小满. 通讯世界. 2017(04)
[5]深亚微米下芯片后端物理设计方法学研究[J]. 曾宏. 中国集成电路. 2010(02)
[6]前后端协同的时钟树设计方法[J]. 王兵,彭瑞华,傅育熙. 计算机工程. 2008(12)
硕士论文
[1]基于柔性H树的CPU时钟树分析及优化[D]. 吴江啸.西安电子科技大学 2018
[2]超深亚微米工艺下时钟网格的研究与设计[D]. 崔茜.北京工业大学 2014
本文编号：3485503
【文章来源】：西安理工大学陕西省
【文章页数】：59 页
【学位级别】：硕士
【部分图文】：
VLSI的后端设计流程
3Pre-CTS阶段的快速设计93Pre-CTS阶段的快速设计上一章对本文所涉及的后端设计流程和时钟树综合原理的基本概念进行了阐述。本章在分析数字集成电路设计过程中约束条件及数据流的基础上，讨论根据设计目标的性能指标要求，自动生成约束条件的方法。在此基础上，介绍Pre-CTS阶段的快速设计。Pre-CTS阶段的快速设计包括实现Pre-CTS阶段快速设计方法的理论基础，快速产生综合约束与自动综合，自动产生时钟信息文件以及根据数据流快速确定端口位置内容。3.1实现Pre-CTS阶段快速设计方法的理论基础如图3-1是在整个数字电路设计过程中，前后端的设计与实现需要信息交互的部分，包括需要根据前端提供的约束需求产生综合约束，需要根据设计中的数据流得到数据流图，最后产生摆放端口的物理约束，以及根据设计中的时钟结构图产生时钟综合约束和根据前端提供的时钟规格文件来实现时钟综合。图3-1数字电路设计过程中前后端设计之间的信息交互Figure3-1Informationinteractionbetweenfront-endandback-enddesignandimplementationinthedesignofdigitalcircuits其中synopsys公司的综合工具Designcompiler支持的时序约束文件是标准设计文件SDC（SynopsysDesignConstraints），标准设计文件SDC是设计中逻辑需要满足的时序约束。其包括时钟定义、延时定义、驱动定义和特殊路径约束。表3-1给出了各时序约束内容和相关命令的具体含义。其中，时钟定义主要描述了设计中的主时钟、分频时钟的周期、产生端口和占空比等时钟重要信息；延时定义给出了输入、输出端口的延时约束；驱动定义则给出输入输出端口的驱动负载约束。除此之外，对于一些特殊的设计，还需要根据设计的具体情况设定多周期检查路径、伪路径以及最大延迟时间和最小延迟时间等约束[21]。
3Pre-CTS阶段的快速设计11才能完成时钟树的合理布局。针对逻辑综合，通过对约束命令分析可知，所有命令都可以抽象为命令的类型、内容和对象。在此，类型是指命令类型，命令内容为各个约束可能存在的约束值。以创建时钟的命令为例，周期、占空比、时钟名等即为命令的内容。而对象则代表来源模块和施加模块，创建时钟约束时该时钟的具体端口则为命令的约束对象。因此，只要能够设置命令的约束内容、约束对象和类型，就可以利用脚本自动生成各个命令，并在此基础上完成整个的逻辑综合过程。通过对代码的分析，可以自动提取设计对象的数据流信息，同时根据外部输入的端口摆放需求，即可快速得到合适的端口位置，根据这一原理可以直接产生摆放端口的物理约束。而时钟树输入时需要的相关时钟信息，可以通过对门级网表、逻辑约束或者EDA工具生成的输出文件的分析，依据其自身特定的规律自动生成。接下来，将详细描述约束条件、数据流信息和时钟信息的自动获取方法，并给出基于此的快速设计方法。图3-2Pre-CTS阶段的设计流程图Figure3-2Pre-CTSstagedesignflowchart
【参考文献】：
期刊论文
[1]智能家电有了国产自主高性能芯片[J]. 日用电器. 2019(04)
[2]美国DARPA电子复兴计划的解读及启示[J]. 韩芳. 中国集成电路. 2019(Z1)
[3]Multi-Tap FlexHtree在高性能CPU设计中的应用[J]. 彭书涛,黄薇,边少鲜,杜广山. 电子技术应用. 2018(08)
[4]中国集成电路的发展现状与发展建议[J]. 明小满. 通讯世界. 2017(04)
[5]深亚微米下芯片后端物理设计方法学研究[J]. 曾宏. 中国集成电路. 2010(02)
[6]前后端协同的时钟树设计方法[J]. 王兵,彭瑞华,傅育熙. 计算机工程. 2008(12)
硕士论文
[1]基于柔性H树的CPU时钟树分析及优化[D]. 吴江啸.西安电子科技大学 2018
[2]超深亚微米工艺下时钟网格的研究与设计[D]. 崔茜.北京工业大学 2014
本文编号：3485503
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