高性能低功耗SAR ADC的研究与设计

发布时间：2017-12-30 11:21

本文关键词：高性能低功耗SAR ADC的研究与设计　出处：《电子科技大学》2015年博士论文　论文类型：学位论文

【摘要】：模数转换器(Analog-to-Digital Converter,ADC)是模拟和数字接口的关键芯片,也是现代电子系统的重要组成部分。相比传统高速高精度ADC,逐次逼近寄存型(Successive Approximation Register,SAR)ADC具有功耗低和面积小的优势。同时,SAR ADC一般不需要模拟线性增益模块,使得其结构更适应集成电路工艺的演进路线,与数字电路的集成度也更高,在新型工艺下能够获得更高的采样率和精度,进而满足雷达、通信、测量测控、仪器仪表等电子设备的性能需求,在低功耗可嵌入式系统和移动设备中有着广阔的应用前景,是目前模数转换领域的研究热点和重点之一。为了提高SAR ADC的性能,本文详细分析了SAR ADC的系统架构和原理以及误差来源:比较器的噪声和失调误差、比较器的功耗和速度分析、DAC的噪声和线性度、DAC的开关方式以及功耗和复杂度的关系、DAC的采样和建立误差、控制逻辑的结构和速度分析、控制逻辑的亚稳态错误等方面。本文主要研究了高速低功耗SAR ADC和高精度低功耗SAR ADC的系统结构、误差修正、速度和功耗优化以及电路实现等方面。针对高速低功耗SAR ADC的噪声、失调和速度等问题,论文的主要工作和创新点包括:(1)提出了改进的噪声和失调容忍模型,可以容忍几十m V的静态或者动态失调误差,并优化噪声性能,同时提高12%的量化速度,功耗仅增加15.5%,最差性能提高2位,性能稳定性大幅度提升。(2)提出了新型基于DAC和噪声优化的失调校准技术,通过DAC测量和平均的方式将失调误差减小到1位以内,并且不减慢比较器速度和增加比较器功耗。(3)提出了基于流水线的混合结构SAR ADC,相比传统SAR ADC提高了30%的系统速度,并避免了其它混合结构ADC中运放的功耗和非线性的影响,功耗得以大幅度下降。(4)在电路设计和实现中,提出了如下的新电路结构:噪声和失调可调的动态比较器,减小50%以上的动态失调误差;高速低功耗单级动态比较器,速度提高8%,同时功耗下降20%;具有亚稳态错误抑制能力的新型高速异步控制逻辑,每一位延迟仅有2级反相器;新型自定制高精度DAC版图,精度达到0.6%,满足11位SAR ADC的精度要求;共模稳定的基于虚拟共模电压的DAC开关方式,在没有外部共模电压时实现DAC共模稳定,同时减小了95%的DAC功耗。根据上述工作,本文设计实现了3个SAR ADC的电路,包括:130nm CMOS工艺下10位50MS/s的SAR ADC、65nm CMOS工艺下10位100MS/s的SAR ADC和8位500MS/s混合结构的SAR ADC。10位50MS/s SAR ADC的测试性能达到8.9位ENOB(低频)和8位ENOB(高频),功耗约为1.09m W,FOM分别为46.0f J/conv(低频)和87.6f J/conv(高频),低频70d B以上的SFDR表明DAC线性度达到11位。10位100MS/s SAR ADC的版图提参后仿性能达到9.4位ENOB,功耗约为1m W,FOM为15f J/conv。8位500MS/s混合结构SAR ADC的电路仿真性能达到7.49位,功耗约为1.53m W,FOM为17f J/conv。针对高精度低功耗SAR ADC的失配和精度问题,本文的主要工作和创新点包括:(1)提出了多种新型DAC开关方式,通过减少最大误差点的电容翻转次数获得了95%的DAC功耗优化和1倍的线性度提升(相对传统结构)。(2)提出了新型无冗余失调和噪声抑制的DAC失配误差校准模型,利用零输入差分信号测量失调和失配误差,同时采用了不同数量小电容的增减来弥补失配误差,并且通过平均的方式减小噪声误差的干扰,最后获得了平均10.9位ENOB的校准性能,最差性能比校准前提高至少2位。(3)提出了信号无关的DAC失配误差自适应数字校准算法,利用DAC注入2个校准信号并求差,然后将差值和标准值比对得到误差测量结果,通过最小二乘法(LMS)算法减小测量误差值,并且收敛得到传输函数的实际系数,算法校准后的性能平均达到11位ENOB,收敛时间为20000个采样点,平均性能比校准前提高4位。
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【学位授予单位】：电子科技大学
【学位级别】：博士
【学位授予年份】：2015
【分类号】：TN792

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