薄层SOI高压LDMOS器件模型与特性研究

发布时间：2020-07-16 05:24

【摘要】：SOI(Silicon On Insulator,绝缘体上硅)高压LDMOS(Lateral Double-diffused Metal Oxide Semicondutor,横向双扩散金属氧化物半导体)器件具有低功耗、高频率、高集成度等特点,广泛用于智能功率集成电路,如汽车电子、医疗电子、智能家电和航空航天等领域。相比厚层SOI LDMOS,薄层SOI LDMOS具有良好的工艺兼容性和较少的寄生效应。因此,薄层SOI高压LDMOS在功率集成电路,特别是功率开关和驱动集成电路中有着良好的应用前景。但是由于背栅偏置的原因,薄层SOI P型高压LDMOS器件的特性受到严重影响,相比N型器件,其RESURF(REduced SURface Field,降低表面电场)效应被抑制,较难实现高的耐压。同时受到介质层电场限制,SOI高压LDMOS器件击穿电压很难突破600 V,阻碍了其在更高电压的集成电路中的应用。目前国际上研究集中在3μm以上厚层SOI高压LDMOS,对1.5μm以下的薄层SOI高压LDMOS鲜有研究,尤其是P型LDMOS(PLDMOS)。迄今的研究,大部分耐压模型针对厚层SOI高压LDMOS,对薄层SOI高压LDMOS也涉及较少。本文基于电场调制理论,研究了薄层SOI高压LDMOS背栅效应及耐压特性,建立了背栅耐压模型和超薄SOI横向线性变掺杂(Variation of Lateral Doping,VLD)LDMOS耐压模型,并提出两类新的器件结构。主要研究工作如下:1.提出SOI PLDMOS背栅耐压模型。针对SOI PLDMOS固有的背栅效应,提出了背栅耐压模型,给出背栅穿通击穿的判据。模型揭示了SOI高压PLDMOS背栅穿通机理,得到背栅电压、n阱浓度和pf区结深之间的关系。当穿通击穿判据条件满足时,背栅穿通击穿就会发生。该背栅模型适用于所有SOI PLDMOS,具有普适性。同时基于背栅模型,对1.5μm厚SOI PLDMOS耐压特性进行分析,优化结构参数,使其避免发生背栅穿通。实验结果显示SOI PLDMOS在背栅电压-200 V时,击穿电压达到329 V。2.提出超薄层SOI高压VLD NLDMOS耐压模型。针对超薄层SOI高压VLD NLDMOS,提出了耐压模型,给出器件的RESURF条件。基于介质场增强理论,采用超薄漂移区来提高硅临界击穿电场,从而提高击穿电压。基于RESURF条件,对器件耐压和比导通电阻特性进行研究。实验结果显示,超薄层SOI高压VLD NLDMOS的漂移区厚度约为0.15μm,器件耐压达到644 V,比导通电阻为24.1Ω·mm2。3.提出两类新的器件结构。基于上述SOI高压器件纵向耐压机理,提出了两类新的器件结构。第一类从增加器件纵向耐压出发,提出了三种新器件:T-RESURF型SON LDMOS、PSUB型SOI VLD LDMOS和界面电荷岛型SOI LDMOS。相比传统SON结构,T-RESURF型SON LDMOS在保持相同耐压同时,比导通电阻降低了40.8%。第二类提出一种U型槽栅SOI MOSFET,利用积累层来降低比导通电阻,相比常规槽栅结构,比导通电阻降低了83%,突破硅极限。
【学位授予单位】：电子科技大学
【学位级别】：博士
【学位授予年份】：2015
【分类号】：TN386
【图文】：

第二章 薄层 SOI 高压 LDMOS 背栅模型和特性 2-17 所示为薄层 SOI NLDMOS 器件的结构示意图[108]。器件利用辅助耗尽漂移区，通过调节漂移区的浓度和长度，在提高关态耐导通电阻，从而缓解了 BV 与 Ron,sp的矛盾关系。此外，漂移区与一步促进了漂移区的耗尽。源端和漏端均采用金属场板或多晶场移区的表面电场分布，提高器件耐压。漏端引入缓冲层n-buffer，缘出现电场尖峰，同时降低 kirk 效应。器件采用全介质隔离，不应和漏电流，而且该技术与厚场氧工艺相兼容，工艺实现简便、

第二章 薄层 SOI 高压 LDMOS 背栅模型和特性 2-17 所示为薄层 SOI NLDMOS 器件的结构示意图[108]。器件利用辅助耗尽漂移区，通过调节漂移区的浓度和长度，在提高关态耐导通电阻，从而缓解了 BV 与 Ron,sp的矛盾关系。此外，漂移区与一步促进了漂移区的耗尽。源端和漏端均采用金属场板或多晶场移区的表面电场分布，提高器件耐压。漏端引入缓冲层n-buffer，缘出现电场尖峰，同时降低 kirk 效应。器件采用全介质隔离，不应和漏电流，而且该技术与厚场氧工艺相兼容，工艺实现简便、

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本文编号：2757579