CMOS工艺静电保护电路与器件的特性分析和优化设计

发布时间：2017-05-26 21:01

  本文关键词：CMOS工艺静电保护电路与器件的特性分析和优化设计，，由笔耕文化传播整理发布。

【摘要】：随着半导体工艺的发展,特别是CMOS工艺的特征尺寸不断减小以及各种新型工艺步骤的引入,半导体器件和电路对电过应力的天然承受能力在持续下降。而人们对于集成电路更高性能的追求,又使得静电放电(ESD)保护的设计更加困难。本文主要研究了在微米和纳米CMOS技术条件下,电路级和器件级的ESD保护的设计问题。从ESD测试、失效分析、ESD器件研究和电路设计等方面进行了分析研究。主要研究工作和成果如下:1.论文对ESD的一些基本概念进行了阐述,包括产生机理、测试模型、测试方法、失效分析、常用防护手段等方面。2.对ESD防护器件进行研究和改进设计。首先阐述了选用ESD防护器件的基本条件,对几种常用的ESD防护器件进行说明和对比,分析其优缺点和存在问题。然后以当前的研究热点SCR器件作为主要研究对象,探讨了SCR的主要问题,即开启电压、维持电压和寄生参数。最后,通过仿真对SCR器件进行了优化讨论。3.设计ESD电源箝位电路。ESD电源箝位电路是ESD防护中的必要一环,本文首先介绍了RC触发型箝位电路,分析了RC网络基本工作原理,推导了RC网络的时间常数选取原则。对0.18μm工艺,提出一种双下拉路径结构,以减小传统电路中RC网络的版图面积;在90nm工艺下MOSFET栅极漏电问题变得十分显著并且带来很大的静态漏电,在讨论过该问题后,本文提出两款低漏电的箝位电路设计,一款采用改进型RC网络,一款利用MOSFET栅极漏电触发SCR,均达到了减小漏电的目的。最后研究了电压触发的箝位电路,由于其触发效率较低,一般采用反馈来提高触发效率,但是这又存在闩锁问题,本文把RC触发和电压触发结合起来,避免了闩锁问题,又由于此RC网络经过改进,所带来的版图面积增加很小。4.高压容限ESD箝位电路在大规模SoC中使用很频繁,由于既要保证相当的泄放能力,又要保证防护电路能承受高压应力,使得它的设计是一个更加复杂的问题。本文首先讨论了高压容限全芯片ESD保护策略,指出已有两种形式的优缺点并加以改进。然后回顾了近年来的多种高压容限ESD电路,在这些已有技术的基础上,针对0.18μm工艺对已有技术进行优化设计,在90nm工艺下则提出两款新型电路,其中第一款RC触发型是由利用栅极漏电触发的电源箝位电路发展而来,第二款RC触发型则不需要Deep N-well工艺步骤。综上所述,本文以普通的CMOS工艺为基础,在微米级和纳米级尺度下研究了ESD防护器件SCR、电源箝位电路和高压容限箝位电路,分析了各自存在的问题,并从器件和电路结构上提出一些改进设计,获得了一些有意义的结果,为相关ESD设计提供了指导。
【关键词】：静电放电(ESD) ESD测试 可控硅整流器(SCR) 箝位电路
【学位授予单位】：西安电子科技大学
【学位级别】：博士
【学位授予年份】：2015
【分类号】：TN432
【目录】：

• 摘要5-7
• ABSTRACT7-14
• 符号对照表14-15
• 缩略语对照表15-19
• 第一章 绪论19-31
• 1.1 选题缘由和意义20-23
• 1.2 ESD防护基本原理23-28
• 1.2.1 集成电路ESD防护基本原理23-24
• 1.2.2 全芯片ESD防护策略24-25
• 1.2.3 常见ESD防护手段25-28
• 1.3 本文内容安排28-31
• 第二章 ESD测试、失效分析和工艺影响31-47
• 2.1 静电放电测试类型31-36
• 2.2 静电放电测试方案36-40
• 2.2.1 测试模型分类36-38
• 2.2.2 具体测试排列38-39
• 2.2.3 失效判断标准39-40
• 2.3 失效分析40-43
• 2.3.1 失效分析的重要作用41
• 2.3.2 主要失效现象41-42
• 2.3.3 失效检测方法42
• 2.3.4 失效分析后对电路的改进42-43
• 2.4 工艺对ESD防护的影响43-46
• 2.4.1 工艺步骤对ESD的影响43-45
• 2.4.2 宏观电路发展对ESD的影响45
• 2.4.3 ESD电路和芯片内部电路集成45-46
• 2.5 本章小结46-47
• 第三章 SCR器件研究与设计47-67
• 3.1 ESD保护器件基础47-49
• 3.2 SCR器件物理49-59
• 3.2.1 雪崩击穿50-51
• 3.2.2 SCR的开启电压51-53
• 3.2.3 SCR的保持电压53-54
• 3.2.4 衬底触发的SCR54-56
• 3.2.5 ESD器件仿真理论56-59
• 3.3 现有SCR改进技术59-63
• 3.3.1 降低触发电压59-60
• 3.3.2 提高保持电压60-62
• 3.3.3 减小寄生电容62-63
• 3.4 SCR结构优化63-65
• 3.5 本章小结65-67
• 第四章 ESD电源箝位电路设计67-93
• 4.1 典型ESD电源箝位电路67-73
• 4.1.1 RC网络67-70
• 4.1.2 基本RC触发的箝位电路70-73
• 4.2 双下拉路径ESD电源箝位电路73-76
• 4.3 纳米级CMOS工艺的栅极漏电问题76-80
• 4.3.1 MOS结构的栅极漏电76-77
• 4.3.2 低漏电设计思想77-78
• 4.3.3 低漏电设计实例78-80
• 4.4 纳米级工艺低漏电ESD电源箝位电路80-84
• 4.4.1 改进RC网络型箝位电路80-82
• 4.4.2 利用栅极漏电触发的箝位电路82-84
• 4.5 电压触发型ESD电源箝位电路84-91
• 4.5.1 传统电压触发型ESD电源箝位电路84-86
• 4.5.2 改进电压触发型ESD电源箝位电路86-91
• 4.6 本章小结91-93
• 第五章 高压容限ESD箝位电路设计93-111
• 5.1 高压容限接.电路及其全芯片ESD防护体系93-96
• 5.2 现有高压容限ESD箝位电路96-101
• 5.3 0.18微米工艺高压容限ESD箝位电路设计101-104
• 5.3.1 带Deep N-well工艺101-103
• 5.3.2 不带Deep N-well工艺103-104
• 5.4 90nm工艺高压容限ESD箝位电路设计104-110
• 5.4.1 利用栅极漏电触发型105-107
• 5.4.2 不带Deep N-well型107-110
• 5.5 本章小结110-111
• 第六章 结论和展望111-113
• 6.1 本文的主要贡献111-112
• 6.2 今后的研究和发展方向112-113
• 参考文献113-123
• 致谢123-125
• 作者简介125-127

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