多标准高性能前向纠错码处理器

发布时间：2017-09-02 07:37

  本文关键词：多标准高性能前向纠错码处理器

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【摘要】：多标准时代的移动通信终端需要支持多个通信标准。这些标准中的前向纠错码(信道解码)算法各不相同,配置参数也不一致。本课题致力于研究可以应用于现今主流移动通信标准及未来标准的,具有高灵活度的多模式前向纠错码处理器。在目前的高速移动通信标准中,主要的采用的纠错码型为QC-LDPC(Quasi-cyclic LDPC)码、Turbo码和卷积码。因此本研究主要针对这三种码型进行。本课题研究的主要创新包括以下几个方面。第一,研究了这三类码型主流解码算法的特点,抽取了算法间的流程一致性和计算逻辑共性,从而构建了一个统一的解码流程,提出了采用统一的前后向迭代方法进行三模解码的方法,给出了此方法的公式化描述,并将这个方法作为硬件融合和处理器结构设计的理论依据。第二,研究了多模算法的硬件融合问题,以降低融合后的硅面积开销。从多标准的存储子系统、多算法融合的数据通路和多模融合的控制逻辑三方面出发,完成了尽可能的硬件多模融合。并阐明了多模融合后的内存资源和逻辑资源开销节省情况。第三,在高速高并行度架构下提升了解码的灵活度,支持尽可能多的标准。本方案是目前可检索到支持协议种类最多的解码器,目前可以兼容的协议类型包括3GPP LTE/WCDMA/HSPA Turbo码,802.11n/802.16e QC-LDPC码以及多个标准的卷积码。本研究提出的处理器架构具有高度对称性,具有灵活的并行度扩展能力,可以适应未来更高速解码的需要。第四,提出了基于并行前后向迭代类算法的单指令多数据(SIMD)专用处理器结构。本结构采用了定制的专用指令用于时钟级精确地控制前后向迭代的执行过程。提升了结构的可编程性。本研究也探讨了将本结构扩展为全可编程结构的可行性。可编程能力可用于提高基带处理器的寿命,减少基带处理器的流片次数。第五,提出了若干提升融合架构的执行效率的方法。包括基于内存重排机制的任意交织器任意并行度下Turbo解码无冲突方法,基于矩阵重排序机制的LDPC读写冲突缓解方法,支持任意Trellis结构Viterbi解码的Path Metric存储方法。针对解码流程中的多层嵌套循环提出了指令自循环的支持方法和嵌套循环的硬件加速方法。第六,本研究实现了处理器体系结构设计、指令集设计、硬件设计、处理器时钟精确模型设计,并基于65纳米数字CMOS集成电路技术完成了芯片版图生成。本研究提供了硅开销的详细结果,结果表明在单位时钟解码效用、硅片面积、Turbo码解码吞吐量等多项参数上本研究较国际其它竞争对手具有一定优势。第七,本研究也探讨了基于软件无线电和全可编程平台的解码运算复杂度估计。研究从算法出发,提供了硬件友好的低复杂度解码伪代码,分析了各个解码步骤的操作数,进而提供了这三种解码算法的最低运算操作数下限指导值,预测了未来解码吞吐量更高后对平台的运算能力需求,并将指导值与当今主流的软解码平台的实现结果进行了对比。这些结果和分析可用于今后的软件解码平台的选择和优化。
【关键词】：VLSI IC 前后向迭代 多标准基带 软件无线电 Turbo LDPC Viterbi ASIP SIMD FEC
【学位授予单位】：北京理工大学
【学位级别】：博士
【学位授予年份】：2015
【分类号】：TN911.22
【目录】：

• 摘要5-7
• Abstract7-20
• 第1章 绪论20-36
• 1.1 研究概述20-21
• 1.1.1 背景20
• 1.1.2 目标20
• 1.1.3 方法20-21
• 1.1.4 意义21
• 1.2 当前无线通信标准中的前向纠错码21-34
• 1.2.1 卷积码解码器22-23
• 1.2.2 Turbo码解码器23
• 1.2.3 LDPC码解码器23-24
• 1.2.4 多模式解码器的发展与现状24-25
• 1.2.5 FlexiTreP和FlexiChaP25-26
• 1.2.6 Flex-SISO26-27
• 1.2.7 UDEC27-29
• 1.2.8 IMEC29-30
• 1.2.9 NoC Turbo/LDPC30
• 1.2.10 Giuseppe30-31
• 1.2.11 RECFEC31
• 1.2.12 TU Dresden31-32
• 1.2.13 Multi-standard FEC32
• 1.2.14 其他相关研究32-33
• 1.2.15 通用计算平台下的解码器33-34
• 1.3 先前工作的总结与本研究的切入点34-35
• 1.4 章节安排35-36
• 第2章 核心设计思想36-45
• 2.1 统一解码算法36-37
• 2.2 芯片硬件结构创新37-41
• 2.2.1 专用处理器结构37-39
• 2.2.2 多模式解码的硬件资源复用39
• 2.2.3 保证解码效率的高并行和动态流水结构39-41
• 2.3 设计方法学41-43
• 2.3.1 三子系统模型41
• 2.3.2 极限设计思想41
• 2.3.3 软硬件协同设计41-43
• 2.3.4 逐步细化的设计流程43
• 2.4 灵活度的追求43-45
• 第3章 多模解码的算法原理45-82
• 3.1 多模算法统一的Trellis图46-48
• 3.1.1 Turbo BCJR解码算法46-47
• 3.1.2 Viterbi解码算法47
• 3.1.3 层级解码算法47-48
• 3.2 计算核的并行48-52
• 3.3 并行窗与滑动窗52-54
• 3.4 前后向迭代的并行54-55
• 3.5 并行FBR算法的完整描述55-67
• 3.5.1 LDPC解码55-61
• 3.5.2 Turbo解码61-65
• 3.5.3 卷积码解码65-67
• 3.6 统一的前后向迭代算法67-77
• 3.6.1 三模融合的算法级调整67-69
• 3.6.2 统一解码框架的构建69-71
• 3.6.3 LDPC层级解码算法的微调整71
• 3.6.4 Turbo解码算法的微调整71-72
• 3.6.5 Viterbi算法的微调整72-77
• 3.7 统一框架下各个算法的子运算77-82
• 第4章 多模式解码处理器的指令集设计82-96
• 4.1 专用处理器指令集设计概述82
• 4.2 SIMD深流水下的控制向量的软件化表示82-84
• 4.3 本指令集的特点84-85
• 4.4 可重配置寄存器与指令集的关系85
• 4.5 指令集对解码流程的控制85-92
• 4.6 全可编程指令集的设计与挑战初探92-96
• 第5章 多模解码处理器硬件设计96-100
• 5.1 多内存多处理单元的SIMD ASIP结构96
• 5.2 控制子系统96-97
• 5.3 存储和数据交换子系统97
• 5.4 数据通路97-98
• 5.5 基于前后向迭代分割的双译码过程98
• 5.6 解码器的对外接.复用98-99
• 5.7 单指令双流水结构99-100
• 第6章 多模融合的数据通路设计100-111
• 6.1 QC-LDPC解码的数据通路设计100-101
• 6.2 Turbo解码的数据通路设计101-103
• 6.3 Viterbi解码数据通路设计103-105
• 6.4 多模融合的数据通路105-108
• 6.5 指令对数据通路的可控性108-111
• 第7章 多模复用的内存子系统111-132
• 7.1 通用并行内存子系统结构模型111-113
• 7.2 模型向解码器的适配113
• 7.3 全局内存子系统（GMS）113-116
• 7.4 多算法融合的全局内存子系统116-118
• 7.5 全局内存片的地址计算118-120
• 7.6 全局内存子系统的外部连接120-121
• 7.7 SISO本地缓冲区121-125
• 7.7.1 Alpha Buffer122
• 7.7.2 输入缓冲区（Input Buffer）122-123
• 7.7.3 内部缓冲区（Inner Buffer）123-125
• 7.8 内存片的硅验证125
• 7.9 SISO Alpha Buffer无冲突转置网络设计125-132
• 第8章 多模式解码处理器的控制逻辑设计132-146
• 8.1 指令自循环和硬循环加速设计132-143
• 8.1.1 问题描述132-134
• 8.1.2 本文提出的方法134-137
• 8.1.3 特殊情形的验证137-140
• 8.1.4 软件循环转译为硬件循环的方法140-141
• 8.1.5 时间效用的改善141
• 8.1.6 代码体积的节省141-143
• 8.2 指令译码设计143-146
• 第9章 基于软件的解码效率优化技术146-168
• 9.1 LDPC矩阵重排序技术146-157
• 9.1.1 LDPC的解码效率问题146
• 9.1.2 矩阵重排序技术的原理146-147
• 9.1.3 低复杂度重排序方法147-150
• 9.1.4 层内元素重排序技术150-152
• 9.1.5 冲突检测和NOP插入152
• 9.1.6 效率分析152-156
• 9.1.7 吞吐量分析156
• 9.1.8 CNI和SNI的性能比较156
• 9.1.9 多模式解码处理器对矩阵重排序算法的集成156-157
• 9.2 Turbo内存无冲突并行访问方法157-168
• 9.2.1 Turbo内存冲突的起因157-158
• 9.2.2 当前的解决方案158-159
• 9.2.3 边着色类内存重排布算法159-166
• 9.2.4 点着色方法166-168
• 第10章 解码器的吞吐量分析168-172
• 10.1 Turbo解码吞吐量168
• 10.2 LDPC解码吞吐量168-170
• 10.3 卷积码解码吞吐量170-172
• 第11章 解码器的性能评测172-176
• 11.1 LDPC误码率性能评测172
• 11.2 Turbo误码率评测172-174
• 11.3 卷积码误码率评测174-176
• 第12章 设计结果与业界方案对比176-183
• 12.1 面积开销分析176
• 12.2 处理器版图设计176-177
• 12.3 用于功率降低的动态并行度调整177-178
• 12.4 多算法共享结果分析178-179
• 12.4.1 内存共享结果178-179
• 12.4.2 逻辑电路共享结果179
• 12.5 与业界已有方案的比较179-181
• 12.6 小结181-183
• 第13章 基于软件平台的FEC算法的复杂度分析183-198
• 13.1 伪代码分析184-186
• 13.2 复杂度分析186-192
• 13.2.1 LDPC解码运算复杂度的分析187-189
• 13.2.2 Turbo解码运算复杂度分析189-190
• 13.2.3 卷积码解码运算复杂度分析190-192
• 13.3 复杂度比较192
• 13.4 解码各步骤运算量的比重分析192-194
• 13.5 评估结果与软件解码平台结果的对比194-198
• 第14章 总结与展望198-200
• 参考文献200-208
• 攻读学位期间发表的论文与研究成果清单208-209
• 致谢209-212
• 作者简介212

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本文编号：777247