基于可疑电路结构分析的硬件木马检测技术研究

发布时间：2017-10-31 09:34

  本文关键词：基于可疑电路结构分析的硬件木马检测技术研究

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【摘要】：目前集成电路(IC)的安全性获取了在学术界、政府机构以及制造业广泛关注。部分原因是设计外包和制造向全球范围内的低成本地区迁移,部分是因为对第三方的知识产权(IP)和来自不同供应商的设计自动化工具的日益依赖,使得目前集成电路供应链被认为比以往任何时候更容易受到恶意修改,因此尽快开展可靠性芯片设计及硬件木马相关研究刻不容缓。本文基于硬件木马设计的基本特性,提出一种基于可疑电路结构检测的木马检测技术,这种检测技术可以应用于任何设计阶段门级网表的硬件木马检测,不仅能保证芯片设计阶段的可信,还可以确定木马在芯片设计的哪一个阶段插入。经研究验证,该检测方法能有效定位到电路中存在的特征明显或高隐蔽性的硬件木马,针对面积很小且隐蔽性强的硬件木马也能达到很好的检测效果,能有效检测出面积大于等于0.0038%的隐藏型木马。本文的研究工作主要包括以下内容:(1)硬件木马特性及现有检测方法研究。分析硬件木马的本质特性及原理,总结现有检测方法的优缺点,从硬件木马的隐蔽性特质出发,结合现有木马检测技术提出基于可疑电路结构分析的硬件木马检测技术;(2)可疑电路结构剖析。从硬件木马基本特性出发,总结了电路中极有可能是硬件木马的基本电路结构。利用Perl语言强大的文本处理能力和正则模式匹配,将待测电路网表转化为便于结构遍历的中间数据存储形式。研究了利用Perl对每种可疑电路结构的遍历匹配过程,重点分析对比了获取电路中低活性可疑结点的两种不同方法,通过对大量的数据分析和处理确定了两种方法的适用性;(3)硬件木马设计及检测研究。在UART基准电路的RTL级和门级设计了5种不同类型和结构,大小从1.05%到71.52%不等的硬件木马,并编程实现将不同木马电路随机插入到原电路网表的不同位置。在插入设计木马电路的10个待测UART电路上实现木马电路的检测和定位,并分析木马电路功能;(4)自动化平台搭建及检测结果对比。利用Perl内嵌的Tk模块搭建自动化检测平台,在未知木马电路的AES受感染电路上实现硬件木马的直观高效检测。在AES原电路中随机插入木马面积占总电路面积比0.0014%到0.026%不等的木马电路后进行检测,对比其它文献中的检测效果,结果表明本文检测方法在检测小型木马上效果更优。
【关键词】：硬件木马 可疑电路结构 木马检测 芯片设计可靠性
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN407;TP309
【目录】：

• 摘要5-6
• ABSTRACT6-14
• 缩略词表14-15
• 第一章 绪论15-21
• 1.1 研究背景15-16
• 1.2 国内外研究现状16-18
• 1.3 论文主要思路和内容18-20
• 1.4 论文组织结构20-21
• 第二章 硬件木马及其检测方法概述21-30
• 2.1 硬件木马简介21-23
• 2.2 硬件木马分类23-26
• 2.3 硬件木马及攻击者特性26-27
• 2.4 硬件木马检测方法27-29
• 2.4.1 逻辑测试法28
• 2.4.2 侧信道分析法28-29
• 2.5 本章小结29-30
• 第三章 可疑电路结构分析与检测30-52
• 3.1 门级网表预处理31-37
• 3.1.1 开发语言选择31-32
• 3.1.2 门级网表图模型建立32-33
• 3.1.3 遍历算法选择33-34
• 3.1.4 数据存储结构建立34-37
• 3.2 可疑电路结构分析37-40
• 3.2.1 异步电路37-38
• 3.2.2 复位及时钟路径的逻辑操作38-39
• 3.2.3 异常端口39
• 3.2.4 低活性结点39-40
• 3.3 可疑电路结构检测方法40-49
• 3.3.1 可疑电路结构遍历匹配41-43
• 3.3.2 低活性结点检测43-49
• 3.4 可疑列表分析处理49-51
• 3.4.1 可疑列表处理49-50
• 3.4.2 可疑列表模块化50-51
• 3.5 本章小结51-52
• 第四章 针对UART的硬件木马设计与检测52-75
• 4.1 基准电路选取52-54
• 4.2 硬件木马设计54-60
• 4.2.1 RTL级硬件木马设计54-55
• 4.2.1.1 UART_T1_RTL木马设计54-55
• 4.2.1.2 UART_T2_RTL木马设计55
• 4.2.2 门级硬件木马设计55-58
• 4.2.2.1 UART_T3_GL木马设计55-56
• 4.2.2.2 UART_T4_GL木马设计56-57
• 4.2.2.3 UART_T5_GL木马设计57-58
• 4.2.3 随机插入硬件木马58-60
• 4.3 基于可疑结构分析的硬件木马检测60-74
• 4.3.1 待测电路逻辑/物理设计60-62
• 4.3.2 网表预处理及网络路径分离62-64
• 4.3.3 可疑电路结构检测64-68
• 4.3.3.1 可疑电路结构遍历64-66
• 4.3.3.2 低活性结点检测66-68
• 4.3.4 可疑结构分析处理68-71
• 4.3.4.1 可疑结构分析68-69
• 4.3.4.2 可疑信号集分析69-71
• 4.3.5 木马电路分析确认71-74
• 4.4 本章小结74-75
• 第五章 自动化检测平台设计及针对AES电路的硬件木马检测75-93
• 5.1 自动化检测平台设计75-77
• 5.2 针对AES电路的硬件木马检测77-89
• 5.2.1 AES电路待测网表提取77-79
• 5.2.2 基于可疑电路结构分析的硬件木马检测79-89
• 5.2.2.1 网表预处理及网络路径分离79-80
• 5.2.2.2 可疑电路结构检测80-83
• 5.2.2.3 可疑结构分析处理83-85
• 5.2.2.4 木马电路分析确认85-89
• 5.3 针对AES的硬件木马插入与检测89-91
• 5.4 检测结果比对91
• 5.5 本章小结91-93
• 第六章 总结与展望93-94
• 致谢94-95
• 参考文献95-100
• 攻硕期间取得的研究成果100-101

【参考文献】

中国期刊全文数据库 前1条

1 李秋菊;杨银堂;高海霞;;基于Verilog HDL的UART IP的设计[J];半导体技术;2007年06期

中国硕士学位论文全文数据库 前1条

1 张琦;星载电子设备背板总线设计及实现[D];西安电子科技大学;2013年

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本文编号：1121798