高性能DSP的IP核设计与功能验证

发布时间：2024-07-11 00:56

　　信息技术和大规模集成电路的飞速发展,促使片上系统(System on Chip,So C)技术越来越受到人们的关注。在So C设计中,知识产权(Intellectual Property,IP)核的集成尤为重要。数字信号处理器(Digital Signal Processor,DSP)在各个领域的广泛应用,对DSP的性能提出了更高的要求。因此,研究高性能DSP IP核的设计、优化与可复用性,有着十分重要的意义。FT-X DSP是一款高性能多核处理器,其数据位宽32位;每个核采用向量超长指令字(VLIW)技术,可以同时派发11条指令。本文依托其内核FT-MT2的研究与开发,主要完成了FT-MT2 IP核的总体设计优化,并完成DSP关键运算部件结构优化设计,提出FT-MT2 IP核参数化设计方案并实现其关键部件的参数化设计。具体的研究内容和工作包括:1、分析FT-MT2 IP核的组成及各个部件功能特性,实现其总体设计。对DSP IP核的关键部件FMAC进行设计优化,实验结果表明其达到加快速度、缩小面积和降低功耗的优化目的,完成对FT-MT2 IP核的时序优化工作并对综合结果做简要分析。2、...

【文章页数】：76 页

【学位级别】：硕士

【部分图文】：

图5.5FMAC的模块级验证波形图

国防科学技术大学研究生院硕士学位论文assert“(spec.VFMAC_Dst=

图5.6SM的模块级验证波形图

国防科学技术大学研究生院硕士学位论文assert“(spec.VFMAC_Dst=

图5.7FMAC的单核系统级验证波形图

据写回是否能够正确工作。本课题建立了基于IP核MT2_Top的验证平台Core.v，包括BOOT、DATA、ASRAM和MT2_Top等模块，原有测试激励可直接运行在该环境；但因为参数化设计导致大部分模块端口信号进行了重新定义，各部件模块内关键信号的层次名产生了变....

图5.8SM的单核系统级验证波形图

图5.8SM的单核系统级验证波形图在单核验证环境下，由于需测试的数据量较大，通过检测波形来验证功能正确性较复，所以在模拟仿真验证时保存输出的结果，然后与C黄金模型生成的正确结果比较。如5.9为FMAC双精度乘加操作的64000组测试激励的结果比较，两个设计的....

本文编号：4004998