高速图像解码中逆小波变换的研究与实现

发布时间：2017-07-04 12:16

  本文关键词：高速图像解码中逆小波变换的研究与实现

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【摘要】：在目前的航天遥感应用中,星上图像压缩一般采用基于FPGA等半定制芯片或专用芯片的硬件系统,具有较高的处理速度,而地面解压缩系统通常采用软件解码的方式,处理速度较低。为了能够实时恢复图像,则必须利用多台服务器同时工作来进行软件解码,这种工作方式所占用的空间以及工作过程中所需要的开销都很大。与基于通用处理器的软件解码相比,硬件解码具有较高的处理速度以及较低的功耗,因此,研究图像解压算法的硬件高速实现具有重大意义。JPEG2000图像压缩标准算法是目前遥感图像压缩性能最优的方法之一,离散小波变换是该算法的核心组成部分。由于解码算法中的逆离散小波变换输入的数据需要进行解交织,从而导致行列并行处理的实现具有较高的复杂度。现有技术中基本采用列变换与行变换串行的实现方式,该种实现方式不仅导致JPEG2000解码系统的处理速度变慢,而且列变换与行变换之间需要较大的存储资源。因此,本文对该问题进行了研究,提出一种高速、低存储并行处理的结构方案,重点解决了由于逆小波变换的解交织而难以实现高速处理等问题,并详细阐述JPEG2000反量化、逆小波变换高速并行处理的电路结构以及与DDR接口的设计。本文的主要创新性工作是采用软硬件联合设计,以Vivado HLS以及Xilinx ISE14.3集成开发环境为平台,改变了反量化以及逆小波变换算法的运算结构,使其在保证高精度的同时能够高速硬件实现;并以JPEG2000标准中的9/7逆小波变换为例,提出一种逆小波变换行列并行、级间串行的高速处理的电路结构,实现了四输入四输出的行列并行、级间串行的逆小波变换,能够支持可变图像分辨率以及可变精度。所提出的VLSI结构在Xilinx型号为Virtex-7 XC7VX485T-2FFG1761C的FPGA上得到了硬件实现,最高时钟频率为117.64 MHz。同时,针对于1024×1024×8bits的图像解码,提出一种逆小波变换的输入缓存结构以及DDR读写控制方案,采用Verilog语言描述。并针对该分辨率,提出一种图像四路输出转变为单路输出的电路结构,完成了四路输出图像的重新组织。本文首先介绍了JPEG2000编解码标准以及各个模块的功能作用,重点讲述了小波变换算法的实现过程。之后讲述了JPEG2000压缩标准中反量化以及9/7逆小波变换的电路结构,小波电路结构中重点讲述了基本的提升结构、列变换处理单元、行变换处理单元、行变换与列变换之间的缓存结构的实现方案。最后介绍小波数据在DDR中的缓存方案以及对于多级逆小波变换的DDR的读写控制。
【关键词】：高级综合 逆离散小波变换 JPEG2000 FPGA VLSI
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP751
【目录】：

• 摘要5-6
• ABSTRACT6-11
• 符号对照表11-12
• 缩略语对照表12-15
• 第一章 绪论15-19
• 1.1 引言15
• 1.2 课题背景15-16
• 1.3 研究现状16
• 1.4 论文创新点16-17
• 1.5 研究内容与章节安排17-19
• 第二章 JPEG2000编解码标准19-29
• 2.1 引言19
• 2.2 JPEG2000编解码器简介19-20
• 2.3 小波变换模块简介20-27
• 2.3.1 小波变换理论背景20
• 2.3.2 小波的基本概念20-21
• 2.3.3 基于提升的小波变换算法概述21-23
• 2.3.4 IDWT硬件实现难点分析23-25
• 2.3.5 JPEG2000标准中的小波变换算法25-27
• 2.4 T1编解码器模块简介27-28
• 2.5 T2编解码器简介28
• 2.6 本章小结28-29
• 第三章 单级IDWT的VLSI结构设计29-51
• 3.1 引言29
• 3.2 基于HLS电路设计方法29-32
• 3.2.1 HLS电路设计方法发展现状29
• 3.2.2 HLS的约束方法29-32
• 3.3 反量化及逆预处理电路结构设计及实现32-36
• 3.3.1 浮点乘法运算高级综合实现32-33
• 3.3.2 反量化电路结构设计及实现33-35
• 3.3.3 逆预处理电路结构设计及实现35-36
• 3.4 基本提升单元结构设计36-38
• 3.4.1 基于提升结构复用的VLSI结构设计36
• 3.4.2 单步提升VLSI结构设计36-38
• 3.5 列变换结构设计及实现38-41
• 3.5.1 列变换VLSI结构设计38-41
• 3.5.2 列变换高级综合实现41
• 3.6 行变换结构设计及实现41-42
• 3.6.1 行变换VLSI结构设计41-42
• 3.6.2 行变换高级综合实现42
• 3.7 行列并行结构设计及实现42-47
• 3.7.1 行列并行VLSI结构设计42-46
• 3.7.2 行列并行高级综合实现46-47
• 3.8 单级IDWT算法结构优化过程分析47-50
• 3.9 本章小结50-51
• 第四章 多级IDWT与DDR接口设计51-71
• 4.1 引言51
• 4.2 JPEG2000解码系统电路结构51-52
• 4.3 四级IDWT电路结构设计52-54
• 4.4 多级IDWT的DDR读写控制54-59
• 4.5 IDWT输入缓存结构设计59-62
• 4.6 图像重组处理的电路结构62-63
• 4.7 仿真测试63-68
• 4.8 结果对比68-70
• 4.9 本章小结70-71
• 第五章 结束语71-73
• 5.1 研究工作总结71-72
• 5.2 下一步研究方向72-73
• 参考文献73-75
• 致谢75-77
• 作者简介77-78

【参考文献】

中国期刊全文数据库 前6条

1 董明岩;雷杰;王柯俨;李云松;;高效低存储DWT的VLSI结构设计[J];西安电子科技大学学报;2016年02期

2 党宏社;王黎;王晓倩;;基于Vivado HLS的FPGA开发与应用研究[J];陕西科技大学学报(自然科学版);2015年01期

3 马伯宁;王晨昊;汤晓安;匡纲要;;基于GPU的二维离散小波变换快速计算[J];国防科技大学学报;2011年03期

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5 唐W，

本文编号：517746