10GSPS任意波形合成模块硬件设计

发布时间：2020-09-01 16:45

　　任意波形发生器可以产生常规波形和用户自定义波形,被广泛应用于现代测试领域中。但是随着测试领域中对信号源的各种要求不断提高,促使任意波形发生器朝着高采样率、深存储的方向发展。高采样率在提高输出信号带宽的同时还有助于改善信号质量,而更深的存储深度能够更好地描述波形细节、表现更为复杂的波形。本文对高速、深存储波形合成相关内容进行研究,JESD204B接口的速度更快,数据管脚更少,被广泛应用于高速DAC;DDR3 SDRAM具有存储容量大、访问速度快等优点,已成为数据高速、深存储的重点研究对象。基于以上情况,设计最大存储深度为4G个点、10GSPS采样率、信号带宽为2GHz的双通道同步输出任意波形合成模块硬件电路,具体工作内容如下:1、任意波形合成电路设计。根据DDR3 SDRAM的读写特点,结合直接数字波形合成和直接数字频率合成的结构特点和优缺点,确定使用直接数字波形合成进行任意波形合成,并采用“FPGA+DDR3 SDRAM+DAC”结构实现。参照设计指标,选用JESD204B接口DAC,并根据该接口的确定性延迟特性和时钟要求确定DAC同步方案和时钟产生方案,进行具体设计,完成系统的硬件电路。2、FPGA逻辑设计。使用PCIe硬核实现FPGA与上位机的通信,以便上位机通过PCIe总线发送波形数据和波形合成命令等。使用AXI Crossbar对PCIe DMA的AXI4-MM接口进行地址划分,将波形数据存储的通道接口经过时钟和数据宽度转换后送给DDR3接口控制IP,实现DDR3 SDRAM波形数据存储。基于AXI DMA IP完成DDR3 SDRAM数据读操作设计,并在SGDMA模式下实现读取速率大于10GB/s。同时,设计相应的波形合成控制命令存储、命令读取模块和描述符链生成模块,按照自定义的波形合成命令产生SGDMA所需描述符链。最后,完成波形数据发送端和DAC同步控制控制的设计,实现双通道波形同步输出。通过测试与验证表明:本文设计的任意波形合成模块支持最高10GSPS采样率;双通道同步输出任意波形和最高2GHz正弦波,且同步偏差小于25ps;最大4G个点存储深度。
【学位单位】：电子科技大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TM935
【部分图文】：

时序图,时序,刷新周期,列地址

以下为 64ms，85℃~95℃为 32ms）内向每个 Rank 发送 8192 个刷新命令，发送两个刷新命令的间隔为刷新周期的 1/8192，被定义为 tREFI；执行 1 个刷新命令的时间取决于 DRAM 芯片的密度，被定义为 tFRC,表 2-2 列出了 DDR3 SDRAM 的刷新参数。若不考虑其他影响因素，则每个刷新周期内最小的访问效率为（1-350/3900）*100%≈91.03%。表 2-2 DDR3 SDRAM 刷新参数SDRAM Density/GbNumberof BanksRowsper bankRows perRefresh per BanktREFI/ustRFC/ns0.5 8 8192 1 7.8/3.9 901 8 16384 2 7.8/3.9 1102 8 32768 4 7.8/3.9 1604 8 65536 8 7.8/3.9 2608 8 131072 16 7.8/3.9 350DDR3 读操作过程为：（1）激活，当 Active 命令来时会同时并发含带地址位，用于选择 Bank 和列地址，其时序图如图 2-4 所示，其中 Bank[2:0]用于选择 Bank，A0~Ai 用于选择开始的列地址，且在读命令有效前须与 Active 命令有一个为 tRCD 的间隔。

时序图,时序图,波形合成,波形数据

图 2-5 DDR3 SDRAM 读操作时序图（3）完成数数据传输后，需要将当前 cache 的数据存储整列并关闭当前行，如果需要对同一 Bank 的另一行进行操作，需要预充电命令 PRE 关闭当前行，进入Idle 状态，等待激活命令。从上述过程中可知，在使用 DDR3 SDRAM 作为波形查找表时每次至少输出32 个波形点，因此存入的波形数据点个数必须是 32 的整倍数，对于波形长度小于32 个点的波形合成，需将单周期重复多次存储以组合成 32 的整数倍波形点，且因为需执行要激活、充电、刷新等操作，会导致输出的读取不连续，因此使用 DDR3SDRAM 作为波形存储器时，需要对读出的数据进行处理，使数据均匀连续发生。根据 DDR3SDRAM 的工作状态转移、数据读取特点以及上一小节中对 DDFS和 DDWS 两种不同的波形合成技术的介绍，可知 DDFS 采用的是抽点读取波形数据的方式，当其频率控制字 FTW 不为 1 时，若使 DDR3 SDRAM 进行顺序读取，则每次突发读出的 32 个波形点数据会有一部分甚至全部为无效数据，若控制DDR3 SDRAM 进行跳点读取，容易促使 DDR3 SDRAM 进行跨行读取，导致其需

输出波形,数据接口,更新速率,插值

DAC 模块设计由上一章节可知，在本设计中需要选择的 DAC 主要要求为：支持子类 D204B 数据接口，单链路下最大支持 8 个通道且通道速率可达 12.5Gb/s，率至少为 12bit，具备 2 倍插值功能且更新速率可达 10GSPS。本文围绕上述要求对市场上的 DAC 产品进行了仔细筛选，只有 ADI 公916x 系列产品能满足本文设计要求，其中的 AD9164 芯片是该公司的一款、高分辨率的数模转换芯片，垂直分辨率为 16 位，直接射频合成支持最PS 采样率，集成旁路的可选 1/2/3/4/6/8/12/16/24 插值功能，DAC 更新速率GSPS，输出电流在 8mA~38.76mA 内可调，本文将使用两片 AD9164 进行转换，输出波形。AD9164 功能框图如图 3-1 所示，主要包括 DAC 数据接口、数字处理路外设接口(Serial Peripheral Interface, SPI)等，其中数据接口由 8 个 JESD/并串转换通道组成，支持类 0、子类 1，单通道速率为 1.5Gb/s~12.5Gb/s最大支持 100MHz 速率，用于对器件进行状态监控和寄存器配置；数字包含插值模块、由 48bit NCO 组成的正交调制器和反辛格模块。

【参考文献】