抗辐照四通道高速串并转换接口SerDes物理编码子层设计

发布时间：2020-04-06 20:48

【摘要】：高速串并转换接口SerDes(SERializer/DESerializer)是一种是采用时分多路复用(TDM)、点对点的通信技术,它可在发送端把多路低速并行信号转换成高速串行信号,经过传输媒介(光缆或铜线)传递,最后在接收端再将高速串行信号重新转换成低速并行信号。单粒子翻转效应和单粒子瞬态效应往往会导致太空中工作的SerDes电路发出的串行数据出现连续多位数据误码,大大增加高速数据传输系统的误码率,降低数据传输能力。因此,开展抗辐照SerDes电路设计的研究十分有意义。本文以抗辐照四通道SerDes IP为基础,对其物理编码子层设计进行了研究,为其增加了8b/10b编解码功能、四通道对齐功能和抗辐照编解码功能,进一步提升了SerDes的功能和抗辐照能力,最终可得到一个抗辐照四通道高速串并接口SerDes。本文依据8b/10b编解码的基本原理,设计并实现了可支持最高16位并行数据的8b/10b编解码电路。首先分别设计了编码电路和解码电路的电路结构,确定了其工作机制,分析了子模块之间重要信号的交互,再分别对具体的编解码子模块进行电路设计,最终实现了数据位宽可支持16位和8位两种工作模式的8b/10b编解码电路。本文依据四通道对齐电路的原理,实现了四通道对齐电路。首先设计了通道对齐电路的电路结构,确定了其不同的工作模式以及工作机制,再对重点模块FIFO以及状态机进行了分析和设计。最终实现了数据位宽可支持16位和8位两种工作模式、对齐通道数目可支持1X、2X、4X三种工作模式的四通道对齐电路。本文针对高速串行接口在单粒子效应影响下会发生连续多位数据出错的问题,提出了一种新型抗辐照编解码方案。介绍了抗辐照编解码方案的原理、详细讲述了数据收发流程以及工作流程。在编解码方案的电路实现中,分别讲述了其电路结构设计和工作机制,并对其重点子模块同步FIFO、异步FIFO以及解码电路中的边界对齐模块进行了详细介绍。另外,对该方案的优缺点也进行了分析和讨论。对比了该编解码方案与三模冗余电路的优缺点,同时讨论了该编解码方案对直流均衡的影响。最终实现了一种可消除连续20位错的SerDes抗辐照编解码电路。本文还设计了抗辐照四通道SerDes芯片顶层,将本文设计的三种功能结合已有的SerDes IP构造出完整芯片,并对其整体功能进行了验证。最终实现了一个具有8b/10b编解码、四通道对齐、抗辐照编解码功能的抗辐照SerDes。本论文均采用Verilog HDL语言实现各个模块的RTL级电路功能设计;利用NC-Verilog工具搭建仿真平台,完成了对全芯片功能的验证。
【图文】：

编码功能

的数据码 D 码。data_valid 输出 1解码完成后数据有效的标识信号，为 H 时表示输出数据有效；为 L 时表示该数据为无效数据。data_disp_err 输出 1解码时输入数据极性错误的标识信号，为 H 时表示输出数据极性错误；为 L 时表示极性正确。next_disp_out 输出 1 本模块已经完成解码的上一个数据的极性信息。now_disp_out 输出 1 本模块正在进行解码的数据的极性信息。2.4 仿真验证按照上文提到的编解码结构，用 verilog 进行电路设计，完成之后需要编写测试模块，对电路进行仿真，验证电路功能正确，能够进行正确编解码。这里我们采用的工具是 NC-verilog，验证结果完全符合设计需求，以下是主要验证的几个功能及仿真结果，其余细节不再一一阐述。（1）数据宽度为 16 位的工作模式下，编码模块编码功能的测试。

对比图,编码功能,数据位

西安电子科技大学硕士学位论文值为1表示电路处于正常工作状态，TKLSB和TKMSB是输入数据的K码标识信号，接下来是输入信号，为了方便观察，将 16 个 TXD_X 信号拼接为 16 位的数据，tx_data是编码结果，即 20 位输出数据。对比图中的输入输出数据，结合查表，可以知道编码结果正确。另外，由于输入与输出存在一个时钟周期的延时，故对比数据时需要格外注意。同时，观察输出数据的极性，，会发现完全符合编码规则，即编码结果（包括4bit 结果、6bit 结果以及它们组合的 10bit 结果）为非零极性时，其极性必须依次翻转。（2）数据宽度为 8 位的工作模式下，编码模块编码功能的测试。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN402;TN919.1

【相似文献】