基于8B/10B编解码2.5Gpbs高速SerDes电路关键技术研究

发布时间：2022-02-21 03:29

　　随着集成电路工艺技术的不断发展,工艺尺寸已从微米级迈入纳米级别,数字系统的规模不断增长,芯片的集成度不断提高,芯片间通信速度要求也越来越高,高速数据传输已成为当今研究的重点和热点。在未来的半导体行业中,高速串行/解串电路（Serializer/De-serializer,Ser Des）将有广阔的发展舞台。本文首先分析研究了当前主流Ser Des电路的体系架构,包括基于并行时钟、嵌入时钟、位交错和8B/10B编解码的Ser Des电路,重点研究了8B/10B编解码Ser Des电路的架构,并对其核心关键模块—包括电荷泵锁相环电路（PLL）和时钟数据恢复电路（CDR）进行了分析设计。锁相环电路包括低通滤波器、压控振荡器、电荷泵和鉴频鉴相器等模块。时钟数据恢复电路包括频率锁定环路和相位锁定环路,频率锁定环路采用锁相环电路（PLL）,相位锁定环路包括相位插值电路、鉴相器、移位寄存器以及相位选择电路等数字模块电路。采用TSMC的0.13μm标准CMOS工艺,本文最终设计并实现了一款Ser Des电路,版图面积为2433um*2505um,实测结果显示该Ser Des电路可实现1.6-2.5Gb... 

【文章来源】：中国运载火箭技术研究院北京市

【文章页数】：75 页

【学位级别】：硕士

【部分图文】：

UP信号0.35ns@125MHz

图 3.9 电荷泵充放电直流分析表 3.3 输出电压范围 ICPVmin Vm167.5uA 1.66v 1.7125uA 1.65v 1.790.8uA 1.63v 1.7

图 3.9 电荷泵充放电直流分析表 3.3 输出电压范围 ICPVmin Vmax167.5uA 1.66v 1.72v125uA 1.65v 1.74v90.8uA 1.63v 1.76v

【参考文献】：
期刊论文
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[2]Web 2．0的特色及其对网络信息交流的影响[J]. 王知津,宋正凯.  新世纪图书馆. 2006(03)
[3]8B/10B编码器的设计及实现[J]. 李宥谋.  电讯技术. 2005(06)

硕士论文
[1]10G SerDes中高速锁相环的设计与研究[D]. 娄佳宁.电子科技大学 2013
[2]基于SerDes芯片8b/10b编解码电路的设计及验证[D]. 沈竞宇.电子科技大学 2011
[3]基于8b/10b编码技术的SerDes接口电路设计[D]. 李永乾.电子科技大学 2010
[4]应用于PCI-Express的2.5Gbps时钟数据恢复电路的设计与实现[D]. 蒋仁杰.国防科学技术大学 2009
[5]用于1.25Gb/s千兆以太网的时钟数据恢复电路的设计[D]. 叶君青.上海交通大学 2008
[6]时钟信号抖动的测试[D]. 李超.电子科技大学 2001



本文编号：3636407