一种用于10Gb/s Serdes的40nm CMOS锁相环

发布时间：2023-05-20 00:43

　　提出了一种应用于10Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5GHz时钟。电荷泵中采用负反馈技术,以提高电流匹配性能。在SMIC 40nm工艺下完成设计,在1.1V的供电电压下,锁相环的总电流为7.6mA,输出5GHz时钟在10kHz¹00 MHz积分范围内的均方根抖动约为107fs,芯片尺寸仅为780μm×410μm。

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【文章目录】：
1 引言
2 锁相环结构及其实现
    2.1 压控振荡器
    2.2 鉴频鉴相器
    2.3 电荷泵
    2.4 2分频单转差缓冲器
    2.5 环路滤波器
3 PLL环路仿真
4 结论



本文编号：3820205