基于非晶氧化物半导体薄膜晶体管的低功耗数字电路设计

发布时间：2017-08-28 15:16

  本文关键词：基于非晶氧化物半导体薄膜晶体管的低功耗数字电路设计

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【摘要】：非晶氧化物半导体(Amorphous Oxide Semiconductor,AOS)与非晶硅(a-Si)相比有着更高的载流子迁移率,较大的亚阈值斜率和较大的电流开关比,与多晶硅(Poly-Si)相比有着更好的工艺一致性和较低的制备成本,其已被广泛研究应用于射频识别标签。目前,由于金属氧化物半导体薄膜器件的互补管性能还不一致,不能应用互补电路,因此制备的射频标签功耗较大。降低数字电路端的功耗对增大感应距离、增加标签的电路规模、提高通信稳定性有着实际意义。本文主要从三个方面降低射频识别标签数字电路端的功耗:1)针对单极反相器的功耗问题,在伪CMOS反相器的基础上进行分析,与静态电流高度相关的驱动管管宽被优化调整,调整后最大静态电流降低、输入晶体管栅面积降低、上升沿速度提高;提出了一种“重下拉”晶体管方案改善伪CMOS反相器,该方案通过增加两个晶体管使输出管栅极获得更低的截止电压以维持无比逻辑的特性,同时减少原负载管的过驱动电压和减少最大静态电流。2)针对译码电路的功耗问题,利用单极互补门改进现有的计数器+单极或非门方案。单极互补门在互补信号驱动下具有低静态电流的特性,而D触发器的输出信号即为互补信号,这对互补信号在移位链寄存器方案中没有被充分利用。通过利用D触发器的互补输出信号对基于互补门的3-8线译码器进行驱动,能够提高3-8线译码器的响应速度和减少冗余的静态电流。3)针对现有的曼彻斯特编码方案中需要使用奇数三倍阶环形震荡器和异或门倍频方案的问题,D触发器中6个与非逻辑元被重新利用,设计出一双相时钟驱动的曼彻斯特编码单元,该单元只需要单时钟及其反相信号驱动,速度功耗比提升。仿真结果表明,利用“重下拉”晶体管方案改进的五阶环形振荡器功耗相比伪CMOS方案下降了30.8%,用于替换移位链驱动电路方案的逻辑元后功耗下降了15.97%;利用计数器结合互补门的驱动方案相比移位链寄存器方案功耗降低了29.62%;双相时钟驱动的曼彻斯特编码单元相比异或门方案功耗速度比下降了49.69%;同时利用优化的逻辑元和优化的驱动方案改进后,译码器电路的平均功耗比移位链寄存器方案下降了48.86%。
【关键词】：氧化物半导体 射频识别 低功耗 伪CMOS
【学位授予单位】：华南理工大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN321.5
【目录】：

• 摘要5-7
• Abstract7-13
• 第一章 绪论13-19
• 1.1 非晶氧化物薄膜晶体管简介13-14
• 1.2 非晶氧化物薄膜晶体管研究与应用现状14-16
• 1.3 降低射频识别标签数字电路端功耗的研究意义16-17
• 1.4 研究内容和论文安排17-19
• 第二章 低功耗反相器的分析与设计19-39
• 2.1 现有的单极反相器设计19-22
• 2.1.1 电平移位反相器19-20
• 2.1.2 自举反相器20-21
• 2.1.3 伪CMOS反相器21-22
• 2.2 反相器的基本特性分析22-27
• 2.2.1 二极管连接反相器的静态电位分析22-24
• 2.2.2 二极管连接反相器的静态电流分析24-25
• 2.2.3 二极管连接扩展逻辑元静态分析25-27
• 2.3 一种管宽调节的方法27-31
• 2.3.1 基于管宽调节方法的模型分析27-28
• 2.3.2 反相器晶体管尺寸的具体计算28
• 2.3.3 与伪CMOS反相器的性能对比28-31
• 2.4 一种利用“重下拉”晶体管的方法31-39
• 2.4.1 基于“重下拉”晶体管方法的电路模型分析32-33
• 2.4.2 反相器尺寸的具体计算33-34
• 2.4.3 与伪CMOS反相器的性能对比34-39
• 第三章 低功耗ROM读取电路设计39-64
• 3.1 现有的读取电路方案39-42
• 3.1.1 寄存器移位链ROM读取电路39-40
• 3.1.2 计数器结合译码器或多路选择器ROM读取电路40-42
• 3.2 ROM读取电路方案42-44
• 3.3 ROM电路44-45
• 3.4 三位格雷码同步计数器电路设计45-48
• 3.4.1 三位格雷码同步计数器的性能验证47-48
• 3.5 基于互补门的译码器设计48-53
• 3.5.1 译码器模型及延时分析48-51
• 3.5.2 与伪CMOS或非门方案的性能比较51-53
• 3.6 两相时钟曼彻斯特编码电路设计53-59
• 3.6.1 基于异或门的曼彻斯特编码方案简介53-55
• 3.6.2 两相时钟曼彻斯特编码电路55-58
• 3.6.3 与异或门方案的性能比较58-59
• 3.7 环形振荡器电路设计59-60
• 3.8 复位电路设计60-64
• 第四章 重下拉反相器方案与ROM读取电路的性能评测64-74
• 4.1 重下拉反相器方案环形振荡器性能与供电电压的关系64-66
• 4.2 重下拉反相器方案环形振荡器性能与附加供电电压的关系66-68
• 4.3 利用重下拉风格逻辑元对移位链寄存器方案进行功耗优化68-69
• 4.4 利用改进的ROM读取电路进行功耗优化69-71
• 4.5 完整的ROM读取电路仿真71-74
• 第五章 总结与展望74-76
• 参考 文献76-81
• 攻读硕士学位期间取得的研究成果81-82
• 致谢82-83
• 附件83

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本文编号：748302