面向Android应用的ARM多核处理器核间通信开销建模

发布时间：2017-10-13 11:27

  本文关键词：面向Android应用的ARM多核处理器核间通信开销建模

  更多相关文章： 核间通信开销 一致性缺失 乱序处理器 非阻塞Cache 人工神经网络

【摘要】：近年来,多核乱序处理器在移动智能终端上得到了广泛的应用。多核并行执行在减少程序执行时间的同时,也引入了核间通信开销,阻碍了系统性能的进一步提高。有研究表明,Cache一致性是影响多核核间通信开销的一个关键因素。多核乱序处理器下的一致性缺失次数可以通过全功能仿真获取,但整个过程极其耗时。本文旨在建立一个快速而准确的多核乱序处理器私有LRU-Cache模型,用于评估该级缓存的一致性缺失次数。本文提出利用访存堆栈距离分布和对共享数据的Invalid信息来预测一致性缺失次数。对于顺序处理器,该理论是LRU-Cache一致性缺失建模的有效方法,但是通过本文的实验发现,该理论不能直接应用于乱序处理器。本文认为这是因为指令乱序执行(Out-Of-Order)、存储队列中加载(Load in Store)和非阻塞发射(Non-blocking Issue)等因素改变了访存的带Invalid信息的堆栈距离分布,进而影响Cache一致性缺失次数的预测。因此,本文提出了一种基于人工神经网络(Artificial Neural Network,ANN)的模型Uniform来解决上述问题。该模型的输入是应用程序在顺序处理器下运行得到的带Invalid信息的堆栈距离分布,模型的输出是一致性缺失次数。该神经网络模型可以在硬件微结构参数不变的情况下,跨Benchmark预测一致性缺失次数。为了评估模型的精确度,本文选用了Mobybench 2.0和Parsec 3.0两大测试集。实验结果显示,全功能仿真得到一致性缺失次数的误差小于1%。以Gem5全仿真获取的数据为基准,Uniform模型的平均相对误差小于9%。用该模型预测一致性缺失,时间上较全仿真平均减少了约56.8%,用训练好的1个人工神经网络模型跨3个Benchmark进行预测时,相对于全仿真时间减少82%。
【关键词】：核间通信开销 一致性缺失 乱序处理器 非阻塞Cache 人工神经网络
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP332
【目录】：

• 摘要5-6
• Abstract6-10
• 第一章 绪论10-16
• 1.1 背景与意义10-12
• 1.1.1 背景10-11
• 1.1.2 意义11-12
• 1.2 国内外研究现状12-13
• 1.3 研究内容与设计指标13-14
• 1.3.1 研究内容13-14
• 1.3.2 设计指标14
• 1.4 论文组织14-16
• 第二章 Cache一致性缺失的机理分析及建模方法16-34
• 2.1 一致性缺失产生原因16-19
• 2.2 Cache一致性协议策略19-24
• 2.2.1 基于总线监听的一致性协议20-24
• 2.2.2 基于目录的一致性协议24
• 2.3 现有对Cache一致性缺失建模的方法24-27
• 2.4 堆栈距离理论27-29
• 2.5 将堆栈距离理论应用到一致性缺失预测上29-32
• 2.6 本章小结32-34
• 第三章 乱序执行以及Non-blocking Issue对一致性缺失的影响34-52
• 3.1 乱序执行的基本原理及其影响34-39
• 3.1.1 乱序执行的基本原理34-38
• 3.1.2 乱序执行对一致性缺失的影响38-39
• 3.2 Non-blocking Issue的基本原理及其影响39-42
• 3.2.1 Non-blocking Issue的基本原理39-41
• 3.2.2 Non-blocking Issue对一致性缺失的影响41-42
• 3.3 采用BP神经网络为乱序处理器Cache一致性建模42-51
• 3.3.1 采用神经网络为乱序处理器Cache一致性建模43-44
• 3.3.2 生物神经元44-45
• 3.3.3 M-P模型45-47
• 3.3.4 BP神经网络结构47-51
• 3.4 本章小结51-52
• 第四章 面向Android应用的乱序处理器Cache一致性缺失建模52-62
• 4.1 Gem5仿真器平台搭建及参数设置52-56
• 4.1.1 Gem5简介52-53
• 4.1.2 Gem5参数设置53-56
• 4.2 带Invalid信息的堆栈距离分布提取56-59
• 4.3 BP神经网络参数设置59-61
• 4.4 本章小结61-62
• 第五章 实验结果与分析62-76
• 5.1 实验环境介绍62-63
• 5.2 模型的精度63-69
• 5.2.1 Gem5全仿真一致性缺失的精度64
• 5.2.2 不同数量训练数据对神经网络模型精度的影响64-65
• 5.2.3 神经网络模型的精度65-66
• 5.2.4 全功能仿真与模型预测一致性缺失时间对比66-67
• 5.2.5 相同Cache结构下跨Benchmark预测一致性缺失67-69
• 5.3 模型的应用69-73
• 5.3.1 不同Cache容量大小下一致性缺失情况69-70
• 5.3.2 不同Cache组关联数下一致性缺失情况70-71
• 5.3.3 不同线程数量相同Cache结构下一致性缺失情况71-72
• 5.3.4 不同Cacheline大小下一致性缺失情况72-73
• 5.4 结果分析73-75
• 5.5 论文指标完成情况75
• 5.6 本章小结75-76
• 第六章 总结与展望76-78
• 6.1 总结76
• 6.2 展望76-78
• 致谢78-80
• 参考文献80-82

【参考文献】

中国期刊全文数据库 前3条

1 孟锐;;处理器中非阻塞cache技术的研究[J];电子设计工程;2015年19期

2 韩乐;陈香兰;李曦;;一种降低核间通信开销的调度算法[J];计算机系统应用;2014年09期

3 冯叶;邓倩妮;;非对称多核体系下的阿姆达尔定律性能模型研究[J];微电子学与计算机;2011年08期

中国博士学位论文全文数据库 前1条

1 高翔;多核处理器的访存模拟与优化技术研究[D];中国科学技术大学;2007年

中国硕士学位论文全文数据库 前6条

1 倪亚路;共享Cache动态划分算法及VLSI实现研究[D];复旦大学;2012年

2 杨鹏飞;多核环境Cache一致性协议研究[D];哈尔滨工程大学;2011年

3 傅yN晖;高性能DSP一级Cache缺失流水设计与实现[D];国防科学技术大学;2009年

4 吴昌友;神经网络的研究及应用[D];东北农业大学;2007年

5 信磊;对称多核处理器中Cache一致性的研究与实现[D];合肥工业大学;2007年

6 陈石坤;多核处理器中CACHE一致性协议研究和实现[D];国防科学技术大学;2005年

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本文编号：1024605