一款DSP事件管理器IP核的研究与实现

发布时间：2017-10-16 01:01

  本文关键词：一款DSP事件管理器IP核的研究与实现

  更多相关文章： 数字信号处理器 工业控制 事件管理器 电力电子 知识产权核

【摘要】：随着微电子技术与计算机科学技术的快速进步,数字信号处理器(DSP)被迅速的使用到各行各业中,主要应用领域包括:电力电子、图像信息处理、高性能计算、无线通信、智能家居等。由于集成电路加工工艺水平的不断提升、芯片设计技术的不断提高以及电子设计自动化软件功能的日益强大,商用数字信号处理器性能越来越高,而成本却越来越低。数字信号处理器的高性价比特性进一步拓展了数字信号处理器的应用领域,尤其是在嵌入式应用场合,DSP优异的实时处理能力具备不可替代的市场地位。DSP被广泛应用于电机控制等对实时性要求很高的嵌入式应用场合,在这些应用中,DSP的实时处理性能一方面体现在DSP处理器核的主频和数据吞吐量上,这要求处理器具备更高的时钟频率、更多的并行处理单元,更宽的数据总线,更大的数据存储空间;另一方面体现在通过硬件加速方式提升信号处理能力,与软件处理能力相比,硬件加速方式可以更显著地提升实时处理能力,运算速度可提升达到10倍以上。本课题的目的在于开发“一款事件管理器IP核”,应用于DSP处理器中,通过硬件加速方式,实现DSP处理器对电机系统的实时控制与管理。该外设单元模块性能的强弱会直接影响到电机驱动电路系统运行的精度与速度。依据项目对“事件管理器IP核”的功能和技术指标要求,首先完成该IP核的系统原理设计、系统建模仿真验证、功能模块划分、端口信号定义。通过分析验证可将“事件管理器IP核”划分成以下几个重要的单元模块:通用计时器模块、专用对比PWM模块、正交脉冲译码模块、死区单元模块、数据采集单元模块、中断系统等。在此基础上,完成各个单元模块的RTL代码的编写以及仿真验证分析。最后集成整合各单元电路成系统模块,完成“事件管理器IP核”的设计。对“事件管理器IP核”的系统模块仿真验证工作主要从以下两个方面来完成:一方面使用VCS与Ncverilog仿真工具完成该IP核系统级的功能验证,仿真结果表明了该IP核的逻辑设计完全正确;另一方面使用Altera的FPGA对该IP核进行了原型验证与硬件加速验证,验证结果表明设计的IP核满足各技术指标要求。在0.18μm CMOS工艺下,完成该IP核的后端设计流程。
【关键词】：数字信号处理器 工业控制 事件管理器 电力电子 知识产权核
【学位授予单位】：湘潭大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP332
【目录】：

• 摘要4-5
• Abstract5-9
• 第1章 绪论9-15
• 1.1 课题来源9
• 1.2 研究背景9
• 1.3 功能需求分析9-11
• 1.4 ADP32 DSP芯片系统设计11-12
• 1.5 IP设计的必要性12-13
• 1.6 研究内容与论文结构13-15
• 1.6.1 主要研究内容13
• 1.6.2 论文结构13-15
• 第2章 IP核功能简介15-21
• 2.1 模块功能简介15-19
• 2.2 逻辑功能模块EMA的寄存器列表19-21
• 第3章 IP核设计与验证21-52
• 3.1 通用计时器模块设计与验证21-33
• 3.1.1 通用计时器模块电路设计21-22
• 3.1.2 输入输出电路设计22
• 3.1.3 时钟电路设计22-23
• 3.1.4 计数形式分析23-26
• 3.1.5 计数形式的仿真波形26-28
• 3.1.6 中断事件分类28-29
• 3.1.7 通用计时器数值对比电路设计和PWM波形产生29-31
• 3.1.8 输出逻辑设计31
• 3.1.9 PWM生成逻辑及仿真波形31-33
• 3.2 专用对比PWM模块设计33-34
• 3.2.1 专用对比PWM模块的输入输出34
• 3.2.2 专用对比PWM模块的操作分析34
• 3.3 专用对比PWM模块的PWM电路设计34-41
• 3.3.1 可编程的死区单元设计35-36
• 3.3.2 输出逻辑设计36-37
• 3.3.3 PWM波形生成分析37
• 3.3.4 非对称PWM波形生成及仿真37-39
• 3.3.5 对称波形生成及仿真39-41
• 3.3.6 双刷新PWM模式介绍41
• 3.4 采集单元模块的设计41-44
• 3.4.1 采集单元模块结构设计42
• 3.4.2 采集单元的仿真波形42-44
• 3.5 正交脉冲译码（QEP）模块的设计44-47
• 3.5.1 正交脉冲译码电路结构以及接44-45
• 3.5.2 QEP译码模块电路设计45
• 3.5.3 QEP电路的译码逻辑分析45-46
• 3.5.4 执行配置及仿真46-47
• 3.6 中断系统设计47-50
• 3.6.1 中断系统的原理47-48
• 3.6.2 PIE控制器综述48-50
• 3.6.3 中断源分配50
• 3.7 IP核嵌入ADP32 DSP芯片50-52
• 第4章 IP核后端设计52-59
• 4.1 IP核的逻辑综合53-54
• 4.1.1 逻辑综合工具介绍53
• 4.1.2 逻辑综合过程53-54
• 4.2 IP核形式验证54-55
• 4.2.1 形式验证工具介绍54-55
• 4.2.2 IP核形式验证过程55
• 4.3 IP核静态时序分析55-56
• 4.3.1 静态时序工具介绍55
• 4.3.2 静态时序分析55-56
• 4.4 ADP32 DSP的布局布线56-58
• 4.4.1 布局布线工具介绍56
• 4.4.2 ADP32 DSP的布局布线过程56-58
• 4.5 布局布线后的参数分析58-59
• 第5章 总结59-60
• 参考文献60-63
• 致谢63-64
• 个人简历64-65
• 在学期间发表的学术论文与研究成果65

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本文编号：1039699